[發明專利]可充電電池保護器

有效

• 申請號: 201310205329.7
• 申請日: 2013-05-29
• 公開（公告）號: CN104218536A
• 公開（公告）日: 2014-12-17
• 發明（設計）人: 黃乘黃
• 申請（專利權）人: 株式會社理光
• 主分類號: H02H7/18
• 分類號: H02H7/18;H02H3/06
• 代理公司: 上海市華誠律師事務所 31210
• 代理人: 肖華

1.一種可充電電池保護器，其特征在于，包括：

V_DD端口，經由電阻R1與所述可充電電池正極相連；

V_SS端口，所述V_SS端口與所述可充電電池負極相連，且所述V_SS端口接地；

D_OUT端口，與放電回路開關（DFET）相連；

C_OUT端口，與充電回路開關（CFET）相連；

V_端口，經由電阻R2與外接電路的負端相連，其中，所述外接電路的負端為所述可充電電池放電時從外接負載流出的一端，或者為充電器向所述可充電電池充電時所述充電器的負電源端；

相對參考電壓產生單元，所述相對參考電壓產生單元的一端與所述V_DD端口相連，另一端與所述V_SS端口相連，分別輸出過充電檢測相對參考電壓和過放電檢測相對參考電壓；

第一固定參考電壓產生單元，所述第一固定參考電壓產生單元的一端與所述V_SS端口相連，所述第一固定參考電壓產生單元的另一端分別輸出過充電檢測閾值閾值電壓（V_DET1）和過放電檢測閾值電壓（V_DET2）；

第二固定參考電壓產生單元，所述第二固定參考電壓產生單元的一端與所述V_SS端口相連，所述第二固定參考電壓產生單元的另一端輸出放電過電流檢測閾值電壓（V_DET3）；

第三固定參考電壓產生單元，所述第三固定參考電壓產生單元的一端與所述V_端口相連，所述第三固定參考電壓產生單元的另一端輸出充電過電流檢測閾值電壓（V_DET4）；

過充電檢測器（VD1），所述過充電檢測器（VD1）的輸入端中的一端接收所述相對參考電壓產生單元輸出的所述過充電檢測相對參考電壓，所述過充電檢測器（VD1）的輸入端中的另一端接收所述第一固定參考電壓產生單元的另一端中輸出的過充電檢測閾值電壓（V_DET1）；

過放電檢測器（VD2），所述過放電檢測器（VD2）的輸入端中的一端接收所述相對參考電壓產生單元輸出的所述過放電檢測相對參考電壓，所述過放電檢測器（VD2）的輸入端中的另一端接收所述第一固定參考電壓產生單元的另一端中輸出的過放電檢測閾值電壓（V_DET2）；

放電過電流檢測器（VD3），所述放電過電流檢測器（VD3）的輸入端中的一端與所述V_端口相連，所述放電過電流檢測器（VD3）的輸入端中的另一端與所述第二固定參考電壓產生單元輸出放電過電流檢測閾值電壓（V_DET3）的另一端相連；

充電過電流檢測器（VD4），所述充電過電流檢測器（VD4）的輸入端中的一端與所述V_SS端口相連，所述充電過電流檢測器（VD4）的輸入端中的另一端與所述第三固定參考電壓產生單元輸出充電過電流檢測閾值電壓（V_DET4）的另一端相連；

負載短路檢測器，所述負載短路檢測器的輸入端與所述V_端口相連；

第一邏輯單元，包括充電邏輯電路和電平轉換器，所述充電邏輯電路的第一端與所述過充電檢測器（VD1）的輸出端相連，所述充電邏輯電路的第二端與所述充電過電流檢測器（VD4）的輸出端相連，所述充電邏輯電路的第四端與所述電平轉換器的第一端相連，所述電平轉換器的第二端與所述C_OUT端口相連；

第二邏輯單元，包括放電邏輯電路和延時電路，所述放電邏輯電路的第一端與所述過放電檢測器（VD2）的輸出端相連，所述放電邏輯電路的第二端與所述放電過電流檢測器（VD3）的輸出端相連，所述放電邏輯電路的第三端經由延時電路與所述負載短路檢測器相連，所述放電邏輯電路的第五端與所述D_OUT端口相連；

延時縮短電路，所述延時縮短電路的第二端與所述V_端口相連；

振蕩器和計數器，所述振蕩器的第一端、第二端、第三端和第四端分別與所述過充電檢測器（VD1）的輸出端、所述過放電檢測器（VD2）的輸出端、所述放電過電流檢測器（VD3）的輸出端、所述充電過電流檢測器（VD4）的輸出端相連，所述振蕩器的第六端與所述延時縮短電路的第一端相連，所述振蕩器的第五端與所述計數器的第一端相連，所述計數器的第二端和第三端分別與所述充電邏輯電路的第三端和所述放電邏輯電路的第四端相連；

放電過電流保護復位單元，包括FET開關N1和電阻R3，所述FET開關N1的柵極與所述放電邏輯電路的輸出端相連，所述FET開關N1的源極與所述V_SS端口相連，所述FET開關N1的漏極與所述電阻R3的一端相連，所述電阻R3的另一端與所述V_端口相連；

充電過電流保護復位單元，包括FET開關P1和電阻R4，所述FET開關P1的柵極與所述電平轉換器的輸出端相連，所述FET開關P1的源極與所述V_DD端口相連，所述FET開關P1的漏極與所述電阻R4的一端相連，所述電阻R4的另一端與所述V_端口相連。