[發明專利]保護電路

有效

• 申請號: 201310203782.4
• 申請日: 2013-05-28
• 公開（公告）號: CN103515946A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 澤田石智之;飯倉昭久;中尾公泰;淺尾陽
• 申請（專利權）人: 阿爾卑斯電氣株式會社
• 主分類號: H02H11/00
• 分類號: H02H11/00
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 楊謙;房永峰

技術領域

本發明涉及防止電路的損壞的保護電路，特別是涉及能防止因電源的反連接而導致的電路的損壞的保護電路。

背景技術

在車載用的集成電路中設有保護電路，用來防止以電池為代表的電源的反連接而導致的損壞（例如參照專利文獻1）。圖4示出了含有該保護電路的集成電路的電路結構。圖4所示的保護電路2具備在電源端子VDD和接地端子GND之間串聯連接的兩個P溝道型MOSFET（Metal-Oxide-Semiconductor?Field-Effect?Transistor，金屬-氧化物-半導體-場效應晶體管）Q3、Q4。

MOSFET?Q3的源極與電源端子VDD連接，柵極經電阻R4而與接地端子GND連接。MOSFET?Q4的漏極與接地端子GND連接，柵極經電阻R3而與電源端子VDD連接。MOSFET?Q3的漏極與MOSFET?Q4的源極連接，在該連接點與接地端子GND之間連接具備所希望的功能的電路C。

若電源正確地與該集成電路連接（正連接），則由于從電源端子VDD向MOSFET?Q3的源極供給高電平的電位，從接地端子GND向柵極供給低電平的電位，所以MOSFET?Q3導通。此外，由于從接地端子GND向MOSFET?Q4的漏極供給低電平的電位，從電源端子VDD向柵極供給高電平的電位，所以MOSFET?Q4截止。由此，形成從電源端子VDD經由MOSFET?Q3及電路C朝向接地端子GND的電流路徑，在電路C中流過正向的電流Idd。

另一方面，若電源反向地與該集成電路連接（反連接），則由于從電源端子VDD向MOSFET?Q3的源極供給低電平的電位，從接地端子GND向柵極供給高電平的電位，所以MOSFET?Q3截止。此外，由于從接地端子GND向MOSFET?Q4的漏極供給高電平的電位，從電源端子VDD向柵極供給低電平的電位，所以MOSFET?Q4導通。該情況下，由于MOSFET?Q3截止而MOSFET?Q4導通，所以不形成經由電路C的電流路徑。這樣，保護電路2通過在電源的反連接時切斷經由電路C的電流路徑來防止電路C的損壞。

【專利文獻1】日本特開平5－152526號公報

【專利文獻2】日本特開2002－335626號公報

但是，在具備上述的保護電路2的集成電路中，當將電路C的規模增大等而消耗電流Idd增大時，在電源正連接的狀態下流過MOSFET?Q3的電流也增大。結果，MOSFET?Q3的導通電阻引起的電壓降增大，MOSFET?Q3的漏極電壓降低。若發生這樣的電壓降，則由于保護電路2中存在的PN結不會被施加適當的反向偏置，所以容易流過不需要的電流而有可能損壞含保護電路2在內的集成電路。

發明內容

本發明是鑒于這樣的問題而做出的，目的在于提供一種在使用消耗電流大的電路的情況下也能夠實現適當的保護的保護電路。

本發明的保護電路具備電源端子、接地端子、第一至第三晶體管，防止具備規定功能的電路部的損壞，其特征在于，上述第一晶體管的源極及漏極中的一個與上述電源端子連接，柵極與上述接地端子連接，源極及漏極中的另一個與上述第一晶體管中包含形成溝道的區域在內的第一區域連接，上述第二晶體管的源極及漏極中的一個與上述第二晶體管中包含形成溝道的區域在內的第二區域連接，并且與上述第一晶體管的源極及漏極中的另一個連接，柵極與上述電源端子連接，源極及漏極中的另一個與上述接地端子連接，上述第三晶體管的源極及漏極中的一個與上述電源端子連接，柵極與上述接地端子連接，源極及漏極中的另一個經上述電路部而與上述接地端子連接，上述第一區域與上述第二區域被一體地形成，并且與上述第三晶體管中包含形成溝道的區域在內的第三區域連接。

根據該結構，由于經第三晶體管向電路部供給電流，所以第一晶體管的源極及漏極中的另一個與第二晶體管的源極及漏極中的一個之間的連接點不受電路部的消耗電流的影響。因此，防止伴隨著第一晶體管的電壓降的第一至第三區域的電位的降低，能夠在第一至第三區域與基板之間施加適當的反向偏置。因而，能夠提供一種保護電路，能夠防止從第一至第三區域朝向基板流過的電流的發生，在使用消耗電流大的電路部的情況下也能夠實現適當的保護。

在本發明的保護電路中，上述第一至第三區域可以一體形成。