[發明專利]半導體元件的制造方法

有效

• 申請號: 201310198486.X
• 申請日: 2013-05-24
• 公開（公告）號: CN104051320B
• 公開（公告）日: 2017-08-11
• 發明（設計）人: 俞建安;張原菘;林義峰;張錦標;吳奇煌;王文杰
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L27/10
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 臧建明

技術領域

本發明是有關于一種電子元件的制造方法，且特別是有關于一種半導體元件的制造方法。

背景技術

為了提高集成電路的操作速度，符合消費者對于小型化電子裝置的需求，半導體裝置中的晶體管尺寸有持續縮小的趨勢。然而，隨著晶體管尺寸的縮小，晶體管的通道區長度也隨之縮短，因此造成晶體管遭受嚴重的短通道效應(short channel effect)以及導通電流(on current)下降等問題。針對此問題，現有的一種解決方法是提高通道區中的摻雜濃度，然而，此種作法反而會造成漏電流增加，影響元件的可靠性。

因此，為了克服上述問題，近年來業界提出將水平方向的晶體管結構改為垂直方向的晶體管結構的方案，舉例來說，將垂直式晶體管結構形成在基底的深溝渠中?；蛘?，將垂直式晶體管結構制作在硅柱陣列的各個硅柱上。如此一來，可以提升集成電路的操作速度與集成度，且能避免短通道效應等問題。然而，目前一般的垂直式晶體管在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。

發明內容

本發明提供一種半導體元件的制造方法，可使垂直式晶體管陣列中各晶體管單元間的絕緣效果良好。

本發明提供一種半導體元件及其制造方法，可以降低垂直式晶體管陣列中各晶體管單元間的耦合效應。

本發明提出一種半導體元件的制造方法，包括下列步驟：首先，提供基底，上述基底具有多個柱狀物，且柱狀物周圍具有多個溝渠；每一柱狀物的底部有一摻雜區；在每一摻雜區下方形成一絕緣層。

在本發明的一實施例中，在形成絕緣層以前，移除上述溝渠底部的上述基底，以形成多個開口。

在本發明的一實施例中，絕緣層的形成方法包括進行氧化過程，使每一開口的側壁氧化，而形成氧化層。

在本發明的一實施例中，上述氧化過程使相鄰兩個開口側壁部分氧化，在每一摻雜區下方形成的氧化層彼此分離，從而使每一摻雜區的底部與基底部分接觸。

在本發明的一實施例中，上述氧化過程使相鄰兩個開口側壁氧化，在每一摻雜區下方形成的氧化層彼此連接，從而使每一摻雜區與基底通過上述氧化層分隔。

在本發明的一實施例中，在形成絕緣層之前，在每一開口中形成填充層。

在本發明的一實施例中，填充層的形成方法為化學氣相沉積法。

在本發明的一實施例中，在形成絕緣層之前，在溝渠的側壁形成第一保護襯層，再在第一保護襯層上形成第二保護襯層。接著移除柱狀物底部的側壁上的部分第一保護襯層。

在本發明的一實施例中，在摻雜區處具有底切。

在本發明的一實施例中，在每一溝渠中形成遮蔽層。

在本發明的一實施例中，在每一遮蔽層上形成接觸窗，使遮蔽層通過接觸窗與外部電源電性連接。

在本發明的一實施例中，遮蔽層與基底電性連接。

本發明提出一種半導體元件的制造方法，包括下列步驟。首先，提供基底?；拙哂卸鄠€柱狀物，且柱狀物周圍具有多個溝渠。在溝渠中形成遮蔽層。

在本發明的一實施例中，遮蔽層的材料為導體層。

在本發明的一實施例中，導體層為摻雜多晶硅、摻雜磊晶硅或金屬。

在本發明的一實施例中，上述溝渠包括多個第一方向溝渠與多個第二方向溝渠，且每一第一方向溝渠中的每一柱狀物的側壁還包括柵介電層與柵極。

在本發明的一實施例中，遮蔽層位于第一方向溝渠之中的相鄰的兩個柵極之間。

在本發明的一實施例中，遮蔽層位于第二方向溝渠之中。

在本發明的一實施例中，遮蔽層位于兩個柵極之間的第一方向溝渠之中以及第二方向溝渠之中。

在本發明的一實施例中，遮蔽層的形成方法包括下列步驟。在每一柱狀物的側壁形成絕緣襯層。在基底上形成遮蔽材料層，以填入在絕緣襯層之間的溝渠中。

在本發明的一實施例中，對遮蔽材料層進行回蝕以形成遮蔽層，并在遮蔽層上形成頂蓋層。

在本發明的一實施例中，在遮蔽層與基底之間形成摻雜接觸區。

在本發明的一實施例中，在遮蔽層上形成接觸窗，使遮蔽層通過接觸窗與外部電源電性連接。

在本發明的一實施例中，遮蔽層與基底電性連接。

本發明提出一種半導體元件的制造方法，包括下列步驟。提供基底，基底具有多個柱狀物，柱狀物周圍具有多個溝渠。移除每一柱狀物的一部分，以形成底切。在每一底切中形成導體層。

在本發明的一實施例中，每一柱狀物的底部有摻雜區，且底切位于摻雜區上方。