[發明專利]芯片的布局方法

在審

• 申請號: 201310192832.3
• 申請日: 2013-05-22
• 公開（公告）號: CN104182556A
• 公開（公告）日: 2014-12-03
• 發明（設計）人: 虞健;咼超;蔣中華;劉桂林;劉明
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

技術領域

本發明涉及布局算法，尤其涉及一種芯片的布局方法。

背景技術

目前，在現場可編程邏輯門陣列(Field?Programmable?Gate?Array,FPGA)應用中，要求集成電路具有可編程或可配置的互連網絡，邏輯門通過可配置的互連網絡而彼此連接。作為獨立芯片或系統中核心部分起作用的FPGA已經廣泛被應用于大量微電子設備中。廣義的FPGA的邏輯門的定義，不單指簡單的與非門，也指具有可配置功能的組合邏輯與時序邏輯的邏輯單元或由多個邏輯單元互連而組成的邏輯塊。

隨著FPGA芯片規模的擴大，布局算法愈發顯得關鍵和重要，主要面臨兩方面的挑戰：如何應對大規模的布局電路和提高芯片性能。在芯片上全局時鐘個數有限的情況下，如何保證在處理大規模電路寄存器具有很多時鐘信號時不會出現時鐘安全問題，成為保證芯片質量的關鍵。

目前工業界還沒有提出很好的能夠保證解決設計多時鐘情況下時鐘安全的方法。

發明內容

本發明的目的是提供一種在芯片上全局時鐘個數有限的情況下，而大規模集成電路寄存器具有很多時鐘信號時，解決時鐘安全問題的芯片布局方法。

為實現上述目的，本發明提供了一種芯片布局的方法，該方法包括：

獲取邏輯單元時鐘信號的總數M和種類L；

在芯片的全局時鐘信號個數N小于所述獲取到的邏輯單元時鐘信號的總數M時，根據所述邏輯單元時鐘信號的種類L，對所述邏輯單元進行歸類，每類邏輯單元具有相同的時鐘信號；

根據每類邏輯單元的時鐘信號，從L類邏輯單元中選取N類邏輯單元；將所述N個全局時鐘信號分別作為所選取的N類邏輯單元的時鐘信號；將其余的L-N類邏輯單元分別構建為宏模塊；將所述宏模塊布局到芯片上時，選擇所在區域的一個局部時鐘信號作為所述宏模塊的時鐘信號；

根據所述宏模塊，更新預設的網表；

根據更新后的網表建立目標函數，計算出所述宏模塊在芯片布局中的位置。

在上述方法中，所述方法還包括：

在所述芯片的全局時鐘信號個數N大于或等于所述獲取到的所述邏輯單元時鐘信號的總數M時，將所有邏輯單元直接構成所述芯片布局中的基本單位，采用全局時鐘信號作為基本單位的時鐘信號。

在上述方法中，所述根據所每類邏輯單元的時鐘信號，從L類邏輯單元中選取N類邏輯單元包括：

按照每個種類時鐘信號下的邏輯單元的個數，對每個種類時鐘信號進行排序；依據排序結果，從L類邏輯單元中選取N類邏輯單元。

在上述方法中，所述根據所述構建的宏模塊，更新預設的網表包括：

將預設的網表中組成宏模塊的邏輯單元替換為宏模塊，將所述基本單位和宏模塊表示為節點；

根據所述節點之間的連接關系更新所述網表中每個邏輯單元各端口上的連線信息。

在上述方法中，所述根據更新后的網表建立目標函數，求解出所述宏模塊在芯片布局中的位置之后還包括：

根據所述求得的宏模塊在芯片布局中的位置和預設的宏模塊的大小，依次確定宏模塊中每個邏輯單元在芯片布局中的位置。

在上述方法中，所述方法還包括：

判斷布局到芯片上的邏輯單元和宏模塊之間是否有重疊，在有重疊的情況下，將所述宏模塊或邏輯單元移動到重疊位置周圍空閑的位置。

本發明通過將時鐘信號下的邏輯單元個數較小的邏輯單元構建宏模塊，有效地保證了時鐘安全問題，從而提高了芯片性能；此外，因為本發明宏模塊的構建，減少了時鐘信號的占用量，因此可以應對大規模的布局電路。

附圖說明

圖1為本發明實施例的芯片布局方法的流程圖；

圖2為邏輯單元的基本組成結構圖；

圖3為一種網表的結構示意圖；

圖4為另一種網表的結構示意圖。

具體實施方式

下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。

圖1為本發明實施例的芯片布局方法的流程圖。如圖1所示，本發明芯片的布局方法包括：

步驟101，將預設的用戶電路進行綜合以及庫映射，得到基本單元。