[發明專利]硬件中具有分支計數表的指令優化處理器

無效

• 申請號: 201310187482.1
• 申請日: 2013-05-20
• 公開（公告）號: CN103425458A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 魯珀特·布勞赫;馬杜·斯沃爾那;羅斯·澤格爾肯;戴維·鄧恩;本·赫茲伯格
• 申請（專利權）人: 輝達公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 徐丁峰;魏寧

1.一種處理系統，包括：

微處理器核心；

硬件解碼器，布置在所述微處理器核心內并配置為選擇性地解碼指令用于在所述微處理器核心中執行；

邏輯結構，布置在所述微處理器核心內并配置為跟蹤所述硬件解碼器的使用；以及

轉譯器，可操作地耦連到所述邏輯結構并配置為基于由所述邏輯結構所確定的所述硬件解碼器的所述使用，來選擇性地轉譯所述指令用于在所述微處理器核心中執行。

2.根據權利要求1所述的處理系統，其中所述硬件解碼器的所述使用包括所述硬件解碼器已將所述指令解碼多少次的計數。

3.根據權利要求1所述的處理系統，其中所述轉譯器進一步配置為進行以下各項的一個或多個：

針對執行速度而選擇性地優化所述指令；

選擇性地重新命名所述微處理器核心的寄存器；以及

選擇性地重新排序所述指令。

4.根據權利要求1所述的處理系統，進一步包括執行單元，配置為執行由所述轉譯器所轉譯的所述指令并執行由所述硬件解碼器所解碼的所述指令，以及其中當所述指令由所述轉譯器所轉譯時，在所述執行單元中執行所述指令而不用由所述硬件解碼器進一步處理。

5.根據權利要求1所述的處理系統，其中所述邏輯結構包括寄存器，配置為跟蹤所述硬件解碼器的所述使用，所述寄存器包含用來確定何時采用所述轉譯器來選擇性地轉譯所述指令的值。

6.根據權利要求6所述的處理系統，其中用于調用所述轉譯器的條件包括在所述寄存器中的所述值的向下溢出、向上溢出或為空。

7.根據權利要求6所述的處理系統，其中所述指令包括在分支目標地址處開始的代碼塊，以及其中所述寄存器通過所述分支目標地址的一個或多個經散列的形式是可尋址的。

8.在具有微處理器核心、布置在所述微處理器核心內的硬件解碼器、以及轉譯器的處理系統中，一種方法包括：

采用所述硬件解碼器來解碼指令用于在所述微處理器核心中執行；

在布置于所述微處理器核心內的邏輯結構中，對所述硬件解碼器已將所述指令解碼多少次進行計數；

在所述硬件解碼器已將所述指令解碼閾值次數之后，經由所述轉譯器來轉譯和優化所述指令；以及

在追蹤高速緩存中存儲所轉譯的指令用于由所述處理系統執行。

9.根據權利要求8所述的方法，進一步包括執行所述所轉譯的指令而不用由所述硬件解碼器進一步處理。

10.根據權利要求8所述的方法，其中所述指令包括在分支目標地址處開始的代碼塊，其中所述邏輯結構包括用于對所述硬件解碼器已將所述代碼塊解碼多少次進行計數的寄存器，以及其中所述寄存器通過所述分支目標地址的一個或多個經散列的形式是可尋址的，所述方法進一步包括對所述分支目標地址進行散列以獲得用于讀所述寄存器的地址。