[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310184773.5
• 申請日: 2013-05-17
• 公開（公告）號: CN104167357B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 唐兆云;閆江
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙)11345
• 代理人: 陳紅

技術領域

本發明涉及半導體集成電路制造領域，更具體地，涉及一種絕緣體上硅(SOI)晶體管及其制造方法。

背景技術

在當前的亞20nm技術中，三維多柵器件(FinFET或Tri-gate)是主要的器件結構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。

例如，雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(SCE)以及漏致感應勢壘降低(DIBL)效應，具有更低的結電容，能夠實現溝道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流，降低了對于有效柵氧厚度(EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區頂面以及兩個側面，柵極控制能力更強。進一步地，全環繞納米線多柵器件更具有優勢。這些器件由于尺寸小、結構復雜，相鄰的溝道之間容易互相干擾，因此溝道的隔離技術變得越來越重要。

現有的FinFET結構以及制造方法包括：1)SOI襯底的FinFET，利用光刻膠等掩模刻蝕SOI襯底，自動停止在埋氧層上，剩余的頂部硅層形成鰭片，而由于埋氧層能良好地絕緣隔離相鄰的鰭片，因此無需額外的工藝步驟或者結構來隔離溝道；2)結隔離的體襯底FinFET，利用掩模刻蝕體硅襯底形成溝槽與鰭片，在鰭片之間的溝槽內沉積填充氧化物來側向絕緣隔離相鄰的鰭片，隨后傾斜離子注入高劑量摻雜劑，在鰭片底部形成與上部不同導電類型的注人摻雜區，利用PN結來隔離鰭片與襯底；3)基于材料來隔離的體襯底FinFET，利用掩模刻蝕體襯底形成溝槽與鰭片，在鰭片之間的溝槽內沉積氧化物以側向隔離，在鰭片側面形成氮化物等側墻以提供保護，執行熱氧化，使得未被側墻保護的鰭片底部部分或者全部被氧化以致于彼此相連形成橫向的氧化層，利用得到的氧化層來隔離鰭片與襯底。

在上述這些結構以及方法中，SOI襯底的FinFET雖然結構和工藝簡單，但是襯底材料成本高，不如體Si襯底易于用于大規模生產；體硅襯底上利用PN結隔離的FinFET利用注入結隔離，隔離效果受到注入劑量、深度的制約而效果較差，并且注入工藝難以控制，容易向溝道區引入額外的摻雜而影響器件導電性能；體硅襯底上利用橫向選擇氧化隔離的FinFET則工藝復雜成本高昂，熱氧化溫度高，溝道區容易引入額外應力和應變從而影響導電。此外，這些技術通常都是在形成硅鰭片的過程中制作，當FinFET采用后柵工藝制造時，假柵形成之前形成硅鰭片過程中制作的隔離結構，經歷后續工藝時絕緣性能可能受損。另外，當前的這些硅鰭片溝道隔離結構通常都是在沿垂直溝道方向(以下稱為X-X'方向或者第二方向，也即柵極線條延伸的方向)上形成的，對于沿溝道方向(以下稱為Y-Y’方向或者第一方向，也即鰭片線條延伸的方向)上鰭片之間以及與襯底的隔離則不夠完善。

此外，傳統的超薄SOI(ETSOI)器件中，襯底區域完全被氧化硅等絕緣隔離物覆蓋并且其上形成各種器件結構，難以簡便地通過接觸孔直接實現電連接，難以有效地調節襯底電壓。

發明內容

有鑒于此，本發明的目的在于提供一種創新性的半導體器件及其制造方法，克服上述技術難題，有效提高器件性能以及降低制造成本。

實現本發明的上述目的，是通過提供一種半導體器件制造方法，包括：在襯底中形成柵極溝槽；在柵極溝槽側壁形成多種材料構成的柵極側墻堆疊；在柵極溝槽底部以及柵極側墻堆疊側壁形成柵極堆疊。

其中，形成柵極溝槽之前進一步包括：在襯底上形成襯墊層；刻蝕襯墊層和襯底，形成淺溝槽；在淺溝槽中填充絕緣材料形成淺溝槽隔離，淺溝槽隔離包圍了有源區。

其中，襯墊層包括氧化物和氮化物的疊層。

其中，形成淺溝槽隔離之后進一步包括對襯底摻雜以調節閾值電壓。

其中，采用選自HDPCVD、UHVCVD、MOCVD、MBE、ALD的高寬深此沉積工藝填充絕緣材料。

其中，襯底為體Si、體Ge、SOI、GeOI、SiGe、SiC、III-V族化合物半導體、II-VI族化合物半導體及其組合。

其中，形成柵極溝槽的步驟進一步包括：在襯底上形成硬掩模層堆疊；刻蝕硬掩模層堆疊形成硬掩模圖形，具有暴露襯底的開口；通過開口繼續刻蝕襯底，形成柵極溝槽。

其中，襯底為SOI時，柵極溝槽底部距離SOI的埋氧層的頂部的距離為2～20nm。

其中，硬掩模層堆疊包括氮化物、氧化物、非晶體及其組合。

其中，硬掩模層堆疊采用LPCVD、PECVD制造，厚度為