[發明專利]電壓生成電路

有效

• 申請號: 201310184541.X
• 申請日: 2013-05-17
• 公開（公告）號: CN103425176A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 佐藤貴彥
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 康建峰;苗迎華

技術領域

本發明涉及電壓生成電路。

背景技術

電壓生成電路是一種基于電源電壓來生成具有期望電位的輸出電壓的電路。近年來，集成電路包括多個內部電源電壓，并且所述多個內部電源電壓已經用于集成電路的各個部分中。相應地，在集成電路中設置了生成內部電源電壓的電壓生成電路。

電壓生成電路包括正電壓升壓電路和負電壓升壓電路，正電壓升壓電路將預定電源電壓升得較高，以生成具有高電位的正輸出電壓，負電壓升壓電路在低于參考電壓（例如地電壓）的負電位側將預定電源電壓升高，以生成具有高負電位的負輸出電壓。此外，電壓生成電路包括將預定電源電壓降低以生成正輸出電壓的電壓降壓電路。對于所述電壓升壓電路中的任一種，當電源被接通或從休眠狀態恢復時，輸出電壓從地電位升高至正電位（或升高至負電位）。當輸出電壓達到期望電位時，停止電壓升壓操作。而且，電壓降壓電路將輸出電壓從地電位提高至期望正電位。在內部電源啟動操作之后，當輸出電壓的絕對值由于內部電路的電流消耗而從期望升壓電位降低時，電壓升壓電路再次重新開始電壓升壓操作并且將輸出電壓恢復至期望電位，或者電壓降壓電路進行操作以將輸出電壓保持在期望電位。

日本未經審查的專利申請公布No.2010-57230、日本未經審查的專利申請公布No.2004-248475、日本未經審查的專利申請公布No.2010-135015以及日本未經審查的專利申請公布No.07-182862公開了電壓升壓電路。

關于當電源被接通或從休眠狀態恢復時內部電源的啟動序列，出現以下情況：由于每個內部電源的生成速度的不充分調整，每個內部電源的電壓值的電位高低順序與期望的電位高低順序不同。具有內部電源電壓值的節點設置在內部電路的各個部分中。相應地，當每個內部電源的電壓值的電位高低順序與期望順序不同時，內部電路的操作會不適當地進行。

例如，在一些情況下，金屬氧化物半導體（MOS）晶體管的背柵偏置電位變成使源極-漏極寄生PN結正向偏置的電位，從而引起漏電流。在其他情況下，互補金屬氧化物半導體（CMOS）反相器的晶體管的柵極電壓變得高于或低于源極電壓，并且晶體管的截止變得不適當，從而引起漏電流。

因此，當啟動所述多個內部電源電壓時，需要防止產生前述不希望的電位高低順序。

此外，同時激活多個電壓生成電路以生成多個內部電源電壓引起顯著的消耗電流并且引起電源噪聲，由此，在用作輸出電壓的內部電源電壓中出現不希望的波動。同樣，在該情況下，內部電路的操作變得不適當。

發明內容

本發明的目的是提供一種防止多個輸出電壓在不希望的電位波動的電壓生成電路。

本發明的另一目的是提供一種以期望的電位高低順序來升高多個輸出電壓的絕對值的電壓生成電路。

本實施例的一個方面是電壓生成電路，該電壓生成電路具有：N組電壓升壓電路，該N組電壓升壓電路被配置成開始用于增大輸出電壓的絕對值的電壓升壓操作，并且被配置成當輸出電壓達到針對每個電壓升壓電路獨立設置的升壓電壓時停止該電壓升壓操作；以及控制電路，該控制電路被配置成進行控制以使得N組電壓升壓電路按照優先級順序來進行操作，并且將所述N組電壓升壓電路中同時進行操作的電壓升壓電路的最大數目限制為低于N組的復數數目。

根據本發明的一個方面，防止了多個輸出電壓在不希望的電位波動，并且以期望的電位高低順序來升高所述多個輸出電壓的絕對值。

附圖說明

圖1是示出CMOS反相電路的截止控制的電路圖。

圖2是示出CMOS反相電路的背柵偏置電壓的電路圖。

圖3是示出使兩個負電源電壓vn2和vn3短接的N溝道金屬氧化物半導體（NMOS）晶體管N5的電路圖。

圖4是用于生成負內部電源電壓的電壓生成電路的電路圖。

圖5是用于生成正內部電源電壓的電壓生成電路的電路圖。

圖6是電壓降壓電路的電路圖。

圖7是反饋電壓降壓電路的電路圖。

圖8是存儲電路的整體配置圖。

圖9是存儲單元陣列的電路圖。

圖10是外圍控制電路組中的反相器INV、或非（NOR）門和與非（NAND）門的電路圖。

圖11是本發明的實施例的電壓生成電路的整體配置圖。

圖12是本發明的實施例的中斷控制電路92的電路圖。

圖13是作為一個示例示出的內部電源啟動序列的時序圖。

圖14是啟動控制電路的電路圖。