[發明專利]半導體存儲裝置及其操作方法有效
| 申請號: | 201310182359.0 | 申請日: | 2013-05-16 |
| 公開(公告)號: | CN103514946B | 公開(公告)日: | 2017-11-03 |
| 發明(設計)人: | 盧光明 | 申請(專利權)人: | 愛思開海力士有限公司 |
| 主分類號: | G11C11/56 | 分類號: | G11C11/56 |
| 代理公司: | 北京弘權知識產權代理事務所(普通合伙)11363 | 代理人: | 許偉群,俞波 |
| 地址: | 韓國*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 存儲 裝置 及其 操作方法 | ||
相關申請的交叉引用
本申請要求2012年6月28日向韓國知識產權局提交的申請號為10-2012-0070008的韓國專利申請的優先權,其全部內容通過引用合并于此。
技術領域
各種實施例涉及一種半導體集成電路,更具體而言,涉及一種半導體存儲裝置。
背景技術
一般地,作為易失性存儲器件的半導體存儲裝置包括由電容器組成的存儲器單元。由于半導體存儲裝置包括由電容器組成的存儲器單元,所以引起充入電容器中的電荷的損耗,并且由于這個事實,半導體存儲裝置被稱為易失性存儲器件。
參見圖1,傳統的半導體存儲裝置包括:存儲器單元10、第一均衡器單元20、位線斷開單元30、第二均衡器單元40、感測放大器50以及數據傳送單元60。
存儲器單元10在字線WL被使能時與位線BL耦接。存儲器單元10包括第一晶體管N1和電容器C1。第一晶體管N1具有與字線WL耦接的柵極,以及與位線BL和電容器C1的一個端部耦接的漏極和源極。電容器C1具有與第一晶體管N1耦接的一個端部、和被施加單元板極電壓(cell plate voltage,VCP)的另一個端部。
第一均衡器單元20在位線均衡器信號BLEQ被使能時將位線BL和取反位線BLb彼此耦接。
第一均衡器單元20包括第二晶體管N2。第二晶體管N2具有被輸入位線均衡器信號BLEQ的柵極、以及與位線BL和取反位線BLb耦接的漏極和源極。
位線斷開單元30在位線隔離信號BIS被使能時將位線BL和取反位線BLb與感測放大器50斷開。此外,位線斷開單元30在位線隔離信號BIS被禁止時將位線BL和取反位線BLb與感測放大器50耦接。
位線斷開單元30包括第三晶體管N3和第四晶體管N4。第三晶體管N3具有被輸入位線隔離信號BIS的柵極,以及與位線BL和感測放大器50耦接的漏極和源極。第四晶體管N4具有被輸入位線隔離信號BIS的柵極,以及與取反位線BLb和感測放大器50耦接的漏極和源極。
當位線均衡器信號BLEQ被使能時,第二均衡器單元40將與位線BL和感測放大器50耦接的節點、和與取反位線BLb和感測放大器50耦接的節點耦接,并且將位線預充電電壓VBLP施加到兩個節點。
第二均衡器單元40包括第五晶體管N5和第六晶體管N6。第五晶體管N5具有被輸入位線均衡器信號BLEQ的柵極、以及耦接至與位線BL和感測放大器50耦接的節點和第六晶體管N6的漏極和源極。第六晶體管N6具有被輸入位線均衡器信號BLEQ的柵極、以及耦接至與取反位線BLb和感測放大器50耦接的節點和第五晶體管N5的漏極和源極。位線預充電電壓VBLP被施加到與第五晶體管N5和第六晶體管N6耦接的節點。
感測放大器50感測并且放大在位線BL與取反位線BLb之間的電壓差。
感測放大器50包括第七至第十晶體管P1、P2、N7以及N8。第七晶體管P1具有被施加第一驅動電壓RTO的源極、和與取反位線BLb耦接的柵極。第八晶體管P2具有被施加第一驅動電壓RTO的源極、和與位線BL耦接的柵極。第九晶體管N7具有與取反位線BLb耦接的柵極、與第七晶體管P1的漏極耦接的漏極、以及被施加第二驅動電壓SB的源極。第十晶體管N8具有與位線BL耦接的柵極、與第八晶體管P2的漏極耦接的漏極、以及被施加第二驅動電壓SB的源極。位線BL耦接至與第七晶體管P1和第九晶體管N7耦接的節點,并且取反位線BLb耦接至與第八晶體管P2和第十晶體管N8耦接的節點。作為用于激活感測放大器50的電壓的第一驅動電壓RTO和第二驅動電壓SB是當感測放大器使能信號(未示出)被使能時施加到感測放大器50的電壓。
數據傳送單元60在列選擇信號YI被使能時將在感測放大器50中放大的電壓傳送到數據線DATA_L和取反數據線DATA_Lb。
數據傳送單元60包括第十一晶體管N9和第十二晶體管N10。第十一晶體管N9具有被輸入列選擇信號YI的柵極、以及耦接至與位線BL和感測放大器50耦接的節點和數據線DATA_L的漏極和源極。第十二晶體管N10具有被輸入列選擇信號YI的柵極、以及耦接至與取反位線BLb和感測放大器50耦接的節點和取反數據線DATA_Lb的漏極和源極。
如上所述配置的傳統半導體存儲裝置操作如下。
隨著字線WL被使能,存儲器單元10和位線BL耦接。由于存儲器單元10的電容器C1的電荷遷移到位線BL,所以在位線BL與取反位線BLb之間出現電壓差。
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