[發明專利]銅互連結構及其形成方法

有效

• 申請號: 201310181024.7
• 申請日: 2013-05-16
• 公開（公告）號: CN103426862B
• 公開（公告）日: 2017-04-26
• 發明（設計）人: D·C·埃德爾斯坦;T·諾加米;C·帕克斯;T-L·泰
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華,張寧

技術領域

本發明總體涉及微電子器件的互連結構。具體而言，本發明涉及用于通過在互連中創造缺陷以增強雜質分凝來提高電遷移抗性的方法和結構。

背景技術

電遷移是在導體中由于電流所引起的金屬原子遷移。金屬原子遷移意指金屬原子從第一區移動至第二區。結果，遷移的金屬原子在第一區中留下空洞。空洞可以隨著時間生長到足以增加互連的電阻的尺寸；或者空洞可以在互連中形成開路。無論哪種方式，互連都會失效。形成造成互連失效的空洞所需的時間被稱為電遷移壽命。在微電子器件中所使用的銅互連中，電遷移壽命由銅與電介質覆蓋層之間的介面處的質量輸送所確定。相應地，許多提高電遷移抗性(electromigration resistance)的方案旨在提高電介質帽與銅之間的粘附。

一種方案在互連的頂表面上使用自對準CuSiN蓋；另一種方案使用CoWP的自對準金屬蓋，而其他方案使用合金籽層。在該合金方案中，在銅(Cu)籽層中引入了摻雜劑(雜質)。在隨后處理期間，雜質分凝至電介質蓋/Cu介面以形成雜質氧化層。雜質的量越多，電遷移抗性就越大(即更長的電遷移壽命)。然而，雜質增加互連的電阻。此外，雜質至介面的分凝被認為受到雜質氧化物形成的限制。因此，一旦形成所有雜質氧化物，則不再存在雜質分凝的驅動力，并且雜質就保留在本體銅中，由此增加了互連電阻。此外，隨著互連線寬縮小，需要更多雜質以增長電遷移壽命，從而進一步加劇了電阻增加的問題。

因此，需要一種用于提高電遷移抗性的方法和結構，其提高電遷移壽命而不過度增加銅互連的電阻。此外，該方法和結構可以是可縮放的以適應減小的互連線寬。

發明內容

本發明的一般原理在于通過在銅互連的表面有意地創造晶格缺陷來提高電遷移壽命而不過分增加互連電阻的方法。該缺陷驅動雜質(摻雜劑)分凝至該區域。因此，可以使用雜質的更高的原子百分比而不增加互連的電阻。

在一個實施例中，互連結構包括金屬氧化物部分、金屬部分、以及具有頂部區域的本體導體部分。金屬部分位于本體導體的頂部區域，并且金屬氧化物部分在金屬部分的上方。

在另一實施例中，互連結構包括氧化錳部分、金屬錳部分，以及具有頂部區域的銅部分。金屬錳部分位于銅的頂部區域，并且氧化錳部分在金屬錳部分的上方。

一種形成具有提高的電遷移抗性的互連結構的方法的實施例包括：在襯底上的電介質區域中形成開口、形成含雜質層、用本體導體基本填充開口、對本體導體的頂部區域加壓或者在本體導體的頂部區域創造缺陷，以及對襯底進行熱處理，由此在本體導體的頂部區域形成含雜質氧化物層和金屬雜質層。

附圖說明

圖1A是根據本發明的實施例的互連結構的截面圖；

圖1B是根據本發明的實施例的另一互連結構的截面圖；

圖2是示出了用于創造圖1A的雙層互連結構的方法的實施例的流程圖；

圖3A示出了根據本發明的方法步驟的實施例的在電介質中的開口中形成的襯墊；

圖3B示出了根據本發明的方法步驟的實施例的在電介質中的開口中的本體導體；

圖3C示出了根據本發明的方法步驟的實施例在本體導體的頂部部分創造晶格損傷；

圖3D示出了根據本發明的方法步驟另一實施例在本體導體的頂部部分創造晶格損傷；以及

圖3E示出了根據本發明的方法步驟的實施例形成覆蓋層。

本發明的其他目的、方面和優點將結合對附圖的描述變得明顯，其中相同的標號代表所有圖中的相同或相似的部分。

具體實施方式

結合圖1A-圖1B描述了本發明的互連結構的實施例。結合圖2-圖3E描述了用于形成本發明的互連結構的方法的實施例。