[發(fā)明專利]用于可編程邏輯器件的二模冗余配置存儲單元電路

有效

• 申請?zhí)枺?/td>: 201310165798.0
• 申請日: 2013-05-08
• 公開（公告）號: CN103632715B
• 公開（公告）日: 2017-03-08
• 發(fā)明（設(shè)計）人: 屈小鋼;楊海鋼
• 申請（專利權(quán)）人: 中國科學(xué)院電子學(xué)研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司11021
• 代理人: 宋焰琴

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種用于可編程邏輯器件的二模冗余配置存儲單元電路。

背景技術(shù)

自20世紀(jì)70年代以來，隨著微電子技術(shù)的發(fā)展，出現(xiàn)了各種類型的通用型可編程邏輯器件PLD。其中，以基于器件編程配置存儲單元SRAM的FPGA的應(yīng)用較為廣泛。用戶可以通過軟件對SRAM來實現(xiàn)所需的邏輯功能，而不必由自己設(shè)計和代工廠制作專用集成電路ASIC芯片。FPGA是一種高密度的復(fù)雜PLD。它由許多獨立的可編程邏輯模塊、可編程互連和可編程輸入/輸出模塊組成。邏輯模塊之間以及與輸入/輸出模塊間的連接通過可編程互連開關(guān)來實現(xiàn)。通過將配置碼流下載到芯片中的配置存儲單元即可控制可編程資源，從而實現(xiàn)所需要的邏輯功能。

FPGA是超大規(guī)模集成電路VLSI技術(shù)和計算機輔助設(shè)計CAD技術(shù)發(fā)展融合的結(jié)果。基于FPGA的應(yīng)用電路設(shè)計不需再經(jīng)流片，同時又有功能強大的EDA軟件的支持。因此，與基于ASIC芯片設(shè)計相比，產(chǎn)品的研發(fā)周期大大縮短。而且在需要的量片數(shù)不大時，基于FPGA的應(yīng)用電路設(shè)計與ASIC芯片設(shè)計相比還具有成本低的優(yōu)勢。FPGA的這些優(yōu)點使得它廣泛應(yīng)用于計算機硬件、數(shù)據(jù)處理、工業(yè)控制、遙控遙測、智能儀表、廣播電視、醫(yī)療器械和航空航天等諸多領(lǐng)域。但在一些應(yīng)用場合，F(xiàn)PGA中的配置存儲單元SRAM位狀態(tài)易于被單粒子輻射后翻轉(zhuǎn)。

名稱為SINGLE?EVENT?UPSET?IN?SRAM?CELLS?IN?FPGAS?WITHLEAKY?GATE?TRANSISTORS的美國專利US6822894，公開了一種提高FPGA中配置SRAM抗單粒子翻轉(zhuǎn)閾值的方法。通過在SRAM中交叉耦合反向器對的每個輸入端與另一反向器的輸出端連線間插入一個MOS管接成的柵氧電容，以延長被打翻數(shù)據(jù)經(jīng)反向器反饋回來的時間，使得反饋時間大于被打翻數(shù)據(jù)的恢復(fù)時間，從而提高SRAM抗單粒子翻轉(zhuǎn)閾值。另一個名稱為MEMORY?CELLS?ENHANCED?FOR?RESISTANCE?TOSINGLE?EVENT?UPSET的美國專利US6914804，公開了同前一種類似的提高SRAM抗單粒子翻轉(zhuǎn)閾值的方法。其通過在SRAM中交叉耦合反向器對的每個輸出端與另一反向器輸入端連線間插入一個等效于電阻的MOS傳輸管，以延長被打翻數(shù)據(jù)經(jīng)反向器反饋回來的時間，從而提高SRAM抗單粒子翻轉(zhuǎn)閾值。名稱為INTEGRATED?CIRCUIT?STRUCTURESFOR?INCREASING?RESISTANCE?TO?SINGLE?EVENT?UPSET的美國專利US7319253，公開了一種通過在SRAM存儲節(jié)點增加MOS管柵氧電容縮短被打翻數(shù)據(jù)恢復(fù)時間的方法，從而提高SRAM抗單粒子翻轉(zhuǎn)閾值。不同于前面通過延長被打翻數(shù)據(jù)經(jīng)反向器反饋回來的時間或縮短被打翻數(shù)據(jù)的恢復(fù)時間以提高SRAM抗單粒子翻轉(zhuǎn)閾值的方法，文獻(xiàn)“Upset?hardenedmemory?design?for?submicron?CMOS?technology，T.Calin，M.Nicolaidis，R.Velazco，Nuclear?Science，IEEE?Transactions，VOL43，NO.6，Dec.1996，pp.2874-2878”給出了一種雙互鎖存儲單元電路。它相當(dāng)于傳統(tǒng)兩端讀寫SRAM單元的二模冗余電路，相比于可編程邏輯器件中配置存儲單元單端讀寫多用了2個MOS管。

上文中提到的現(xiàn)有技術(shù)通過增加敏感結(jié)點電容縮短被打翻數(shù)據(jù)恢復(fù)時間，或在SRAM中反向器輸入路徑上增加電阻電容延長被打翻數(shù)據(jù)經(jīng)反向器反饋回來的時間，以提高SRAM抗單粒子翻轉(zhuǎn)閾值；或者通過一種二模冗余SRAM單元的雙互鎖存儲單元電路來提高SRAM抗單粒子翻轉(zhuǎn)閾值，該電路包含有12個MOS管，需要兩端差分讀寫。可編程邏輯器件上電時需對內(nèi)部配置存儲單元清零，使其處在確定的狀態(tài)。因此，二模冗余的配置存儲單元就需在存儲相同狀態(tài)的兩個結(jié)點上各增加一個清零管。本發(fā)明在此基礎(chǔ)上提供了一種用于可編程邏輯器件的帶清零管的單端讀寫二模冗余配置存儲單元電路，相比現(xiàn)有技術(shù)的兩端讀寫存儲單元少占有一倍的布線。

發(fā)明內(nèi)容

為了解決上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種用于可編程邏輯器件的抗單粒子翻轉(zhuǎn)加固的二模冗余配置存儲單元電路。

本發(fā)明提出的一種用于可編程邏輯器件的二模冗余配置存儲單元電路包括：4個PMOS管101、103、105、107和4個NMOS管102、104、106、108組成的4級互鎖存儲單元、2個傳輸管109、110，以及2個清零管111、112，其中：