[發明專利]一種半導體器件的制造方法

在審

• 申請號: 201310163044.1
• 申請日: 2013-05-06
• 公開（公告）號: CN104143523A
• 公開（公告）日: 2014-11-12
• 發明（設計）人: 趙簡;曹軼賓
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

在半導體技術領域中，隨著半導體技術的發展，人們對半導體器件的集成度的要求越來越高，集成電路線寬越來越小，在半導體器件的后段制程（BEOL）中金屬互聯層越來越多，使得金屬電阻率增大，寄生電容增加，最終導致了RC延遲的增大。而隨著半導體制造技術的工藝節點的不斷縮小，例如當工藝節點發展到20nm及以下，上述問題變得越來越嚴重。

為了解決RC延遲問題，可采用的可行方案包括采用電阻率更低的金屬作為金屬層，或者采用介電常數更低的介電材料作為介電層。由于現有技術已經開始廣泛采用電阻率更低（相對之前的鋁）的銅材料作為金屬層，因此，隨著工藝節點的不斷減小，人們開始越來越關注采用介電常數（k值）更低的介電材料作為介電層來減小RC延遲。在現有技術中，超低k介電材料（ULK）已經被應用于半導體器件的后段制程之中，比如應用于20nm工藝節點的BEOL中。

如圖1所示，其示出了現有技術中的半導體器件的制造方法的示意性流程圖。在現有技術中，應用超低k介電材料作為介電層的半導體器件的制造方法，一般包括如下步驟：

步驟E1、提供前端器件，在所述前端器件上形成超低k介電層。

示例性的，可以采用化學氣相沉積法或物理氣相沉積法等方法在前端器件上沉積一層超低k介電材料作為超低k介電層。其中，前端器件是指在BEOL之前形成的器件，在此并不對前端器件的具體結構進行限定。

步驟E2、對所述超低k介電層進行圖形化處理，以形成圖形化的超低k介電層（即，在超低k介電層中形成溝槽結構）。

其中，圖形化處理，主要是在超低k介電層上形成溝槽結構，即，形成圖形化的超低k介電層。關于形成的溝槽結構的具體圖案，本領域的技術人員可以根據實際需要進行設計，在此亦不進行限定。對超低k介電層進行圖形化處理，可以采用各種方式實現，比如采用雙重圖形技術進行構圖或利用一體化刻蝕（All-in-one?Etch）的方法進行刻蝕等，在此并不進行限定。其中，對超低k介電層進行刻蝕的方法，一般采用等離子體干法刻蝕，該方法會對超低k介電層在一定程度上造成損傷，導致k值在一定程度上變大。

步驟E3、對該超低k介電層進行清洗。

示例性的，清洗的方法一般采用合適的清洗液進行濕法清洗（wet?clean）。

一般而言，在對該超低k介電層進行圖形化處理（通常采用刻蝕的方法）之后，需要對該超低k介電層進行清洗處理，以去除圖形化過程中產生的殘留物，如刻蝕產生的聚合物殘留等。然而，清洗的過程一般會產生濕氣，而該濕氣會影響最終制得半導體器件的性能。而如不進行清洗，則殘留物也會影響半導體器件的性能。

并且，在該半導體器件的制造方法中，在對該超低k介電層進行圖形化（主要為刻蝕）處理以及進行清洗的過程中，一般均會對低k介電層造成損傷（會造成介電層的k值變大），當然，損傷主要來自圖形化過程中的刻蝕工藝（比如等離子體干法刻蝕）。

雖然在后續的形成阻擋層（barrier?layer）/種子層（seed?layer）的工藝中，除氣（degas）處理可在一定程度上緩解上述問題。然而，當除氣（degas）處理的時間大于180秒時，將造成更惡劣的問題，會導致后續形成的金屬層中出現空洞（void）的問題更加嚴重，因而嚴重影響最終制得的半導體器件的性能。因此，依靠除氣（degas）處理解決上述問題往往也并不理想。

步驟E4、在該超低k介電層上形成擴散阻擋層（barrier?layer）。

其中，擴散阻擋層，簡稱擴散層，其作用主要在于防止后續形成的金屬層中金屬擴散入前端器件。阻擋層（barrier?layer）的材料，可以選用氮化鉭（TaN）等材料。

步驟E5、在擴散阻擋層（barrier?layer）上形成種子層（seed?layer）。

其中，種子層的作用在于便于后續形成金屬層。種子層的材料，可以為金屬或合金。并且，種子層可以為一層或多層。

步驟E6、在種子層（seed?layer）上形成金屬層。

其中，形成金屬層的方法可以為ECP（電化學電鍍法）。金屬層的材料，可以為鋁、銅等，優選為銅。

一般的，在步驟E6之后還包括步驟E7：對該金屬層進行CMP（化學機械拋光）處理。其中，對金屬層進行CMP的目的在于：平坦化金屬層，并暴露出超低k介電層。