[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310160772.7
• 申請日: 2013-05-03
• 公開（公告）號: CN104134691B
• 公開（公告）日: 2017-09-08
• 發明（設計）人: 楊紅;王文武;閆江;馬雪麗
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/146;H01L21/8232;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 倪斌

技術領域

本公開涉及半導體領域，更具體地，涉及一種半導體器件及其制造方法。

背景技術

隨著大規模集成電路的晶體管特征尺寸的不斷縮小，高K柵介質/金屬柵結構逐漸替代傳統的二氧化硅/多晶硅柵結構。為了適應器件的多閾值要求，一般采用雙金屬柵結構的設計。即，NMOSFET和PMOSFET采用具有不同功函數的金屬性材料，從而其金屬柵電極的有效功函數分別接近于硅襯底的導帶邊(～4.2eV)和價帶邊(～5.1eV)。

希望能夠更加有效地調節柵電極的有效功函數。

發明內容

本公開的目的至少部分地在于提供一種半導體器件及其制造方法，以更有效地調節該半導體器件的柵電極的有效功函數。

根據本公開的一個方面，提供了一種半導體器件，包括：襯底；以及在襯底上形成的柵堆疊，所述柵堆疊包括高K柵介質層和柵導體層，其中，柵導體層包括第一金屬性材料層和第二金屬性材料層以及夾于它們之間的鋁Al層或者Al和其他金屬或金屬化合物的疊層。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上依次形成高K柵介質層和柵導體層，并對它們進行構圖以形成柵堆疊，其中，柵導體層包括第一金屬性材料層和第二金屬性材料層以及夾于它們之間的鋁Al層或者Al和其他金屬或金屬化合物的疊層。

根據本公開的示例性實施例，在柵堆疊特別是柵導體層中插入了Al層或者Al和其他金屬或金屬化合物的疊層。通過Al的擴散，可以調節柵堆疊的有效功函數，并因此可以實現半導體器件的多閾值調節。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1-2是示出了根據本公開實施例的制造半導體器件的流程的簡略示意圖。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。

在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。

根據本公開的實施例，提供了一種半導體器件。該半導體器件可以包括在襯底上形成的柵堆疊。柵堆疊可以是高K柵介質層/金屬性柵導體層的配置。根據一有利示例，在金屬性柵導體層中插入有鋁(Al)層或者Al和其他金屬或金屬化合物的疊層，以有效調節柵堆疊的有效功函數。在此，所謂“有效功函數”，是指柵堆疊(特別是，柵導體層)整體在電學性能上所表現出的功函數。

在插入這種Al層或者Al和其他金屬或金屬化合物的疊層的情況下，柵導體層可以包括位于所述Al層或疊層之下的第一金屬性材料層(可以是具有相應的第一功函數和/或能夠防止Al向下擴散的材料)以及位于所述Al層或疊層之上的第二金屬性材料層(可以是具有相應的第二功函數和/或能夠防止Al向上擴散的材料)。在此，所謂“金屬性材料”，是指表現出與金屬相同或類似的電學性能(例如，功函數接近金屬材料)的材料，例如金屬材料、某些金屬的氮化物如TiN等。利用Al向這些金屬性材料層的擴散，可以有效地調節柵堆疊的有效功函數。第一金屬性材料層和第二金屬性材料層可以包括相同或不同的材料(并因此具有相同或不同的功函數，本領域技術人員可以選擇它們各自的功函數和/或功函數的組合以擴大功函數的調節范圍)。

柵堆疊還可以包括其他層。例如，柵堆疊可以包括設于高K柵介質層和柵導體層之間的柵介質保護層和/或刻蝕停止層。該層或這些層在CMOS集成工藝中特別有利。