[發明專利]CMOS圖像傳感器及其圖像數據的傳輸方法

有效

• 申請號: 201310159998.5
• 申請日: 2013-05-03
• 公開（公告）號: CN103281494B
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 李琛;田鑫;皮常明
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H04N5/374
• 分類號: H04N5/374;H04N5/3745
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

本發明公開了一種CMOS圖像傳感器，包括像素陣列；行選擇控制模塊，用于將所述像素陣列的行分為兩組并同時在兩組中各選定一行；兩個模數轉換模塊，每一模數轉換模塊包括與像素陣列的各列對應相連的列級ADC及與列級ADC對應相連的多個串連的移位寄存器，多個列級ADC用于并行讀取所選定的一行中的每一個像素的模擬信號并轉換為數字信號；多個移位寄存器用于儲存所述數字信號并將全部數字信號串行輸出；信號合并處理模塊，用于將輸出的兩組數字信號進行合并處理；以及時序控制模塊，在數字信號全部輸出之前，發出觸發信號控制行選擇控制模塊在兩組中同時選定下一行。本發明的CMOS圖像傳感器可使圖像數據的傳輸速度大幅提高。

技術領域

本發明涉及圖像傳感器領域，具體為一種CMOS圖像傳感器及其圖像數據的傳輸方法。

背景技術

圖像傳感器是組成數字攝像頭的重要組成部分。根據元件的不同，可分為CCD（Charge Coupled Device，電荷耦合元件）和CMOS（Complementary Metal-OxideSemiconductor，金屬氧化物半導體元件）兩大類。CMOS傳感器獲得廣泛應用的一個前提是其所擁有的較高靈敏度、較短曝光時間、日漸縮小的像素尺寸和大規模生產的低成本效應。

隨著CMOS技術在大規模生產中的應用，基于CMOS技術的許多產品在成本方面體現出越來越多的優勢。尤其隨著CMOS技術特征尺寸的不斷降低（scaling down），單位面積芯片的成本也在不斷減小。因此，得益于此，基于CMOS技術的圖像傳感器比CCD圖像傳感器表現出更強的競爭力。

CMOS圖像傳感器的重要發展方向之一就是其向大像素、高分辨率圖像傳感器領域發展，主要的表現在于CMOS圖像傳感器的分辨率不斷提高，而分辨率的提高將會帶來圖像傳輸速度的下降。然而，對于某些視頻應用來說，不僅要求CMOS圖像傳感器的分辨率不斷提高，而且要求CMOS圖像傳感器的全畫幅數據讀出速率也不斷提高。例如，對于一個1080p高清和VGA格式的CMOS圖像傳感器芯片來說，兩個都要求有每秒25幀以上的數據傳輸速率，但是顯然，1080p高清的數據讀出速率要遠高于VGA格式。

傳統的CMOS圖像傳感器的圖像數據傳輸方法只能將一行像素的數據經讀取模擬信號、轉換為數字信號、數字信號輸出全部完成后，再進行下一個像素的數據的讀取、轉換和輸出，整個圖像的數據傳輸速度受到了限制。

因此，我們需要提出一種應用于CMOS圖像傳感器的高速數據傳輸方法，以有效提高CMOS圖像傳感器的圖像數據的傳輸速率。

發明內容

本發明的主要目的在于克服現有技術的缺陷，提供一種數據傳輸速度較快的CMOS圖像傳感器。

為達成上述目的，本發明提供一種CMOS圖像傳感器，包括由多個像素單元組成的像素陣列，所述像素陣列包括2M行和2N列；行選擇控制模塊，與所述像素陣列的各行相連，用于將所述像素陣列的行劃分為第一組和第二組并同時選定所述第一組第i行和所述第二組第p行；兩個模數轉換模塊，每一所述模數轉換模塊包括與所述像素陣列的各列對應相連的2N個列級ADC及與所述列級ADC對應相連的2N個串連的移位寄存器，所述2N個列級ADC用于并行讀取所述選定的一行中每一個像素的模擬信號并轉換為數字信號；所述2N個移位寄存器用于儲存所述數字信號并將所述數字信號串行輸出；信號合并處理模塊，與所述兩個模數轉換模塊相連，將所述兩個模數轉換模塊輸出的兩組數字信號進行合并處理；以及時序控制模塊，與所述行選擇控制模塊及所述模數轉換模塊相連，在所述第一組第i行和所述第二組第p行像素的數字信號全部輸出之前，發出觸發信號至所述行選擇控制模塊觸發其同時選定所述第一組的第j行和所述第二組的第q行；其中M，N為正整數；i，j，p，q為小于M的整數，i不等于j，p不等于q。

優選的，每一所述列級ADC包括讀取單元和轉換單元；所述模數轉換模塊的2N個所述讀取單元用于并行讀取所選定的一行的像素的模擬信號，所述模數轉換模塊的2N個所述轉換單元用于將所述模擬信號轉換為數字信號。