[發明專利]控制器

有效

• 申請號: 201310154051.5
• 申請日: 2013-04-28
• 公開（公告）號: CN103970619B
• 公開（公告）日: 2017-09-29
• 發明（設計）人: 櫻田健次;內川浩典
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 萬利軍,陳海紅

技術領域

實施方式涉及非易失性半導體存儲器的控制器。

背景技術

從非易失性半導體存儲器讀出的讀出數據，通常是按照被稱為LLR表的事先作成的表被向對數似然比（LLR;Log-Likelihood Ratio）轉換并進行糾錯。寫入數據（即正確比特值）相對于讀出數據的似然度，依存于該讀出數據的存儲區域受到的應力而變化。

即使事先作成了針對多個代表性的應力（例如，PD（Program Disturb，編程干擾）、DR（Data Retention，數據保持）、RD（Read Disturb，讀取干擾）等）最佳化了的多個LLR表，仍然難以應對非易失性半導體存儲器的存儲器單元有可能承受的各種各樣的應力的全部。即，即使事先作成多個LLR表，仍有可能在一部分預料之外的應力（例如，DR應力與RD應力的復合應力）之下無法抑制糾錯能力的劣化。

發明內容

本發明的實施方式提供能夠將讀出數據穩定地轉換成適當的似然度信息以進行糾錯的非易失性半導體存儲器的控制器。

根據實施方式，控制器具備譯碼器、生成部和作成部。譯碼器，從非易失性半導體存儲器輸入表示形成第1ECC（糾錯碼）幀的多個比特的各個的讀出等級的第1讀出數據，按照第1表將第1讀出數據轉換成第1似然度信息，得到通過利用第1似然度信息進行譯碼而譯碼了的第1ECC幀。生成部，基于第1讀出數據和譯碼了的第1ECC幀，按形成譯碼了的第1ECC幀的每個比特對正確比特值與讀出等級的組合的出現次數進行計數，從而生成信道矩陣。作成部，基于信道矩陣以統計方式算出每個讀出等級的正確比特值的似然度，由此作成第2表。

根據實施方式，提供能夠將讀出數據穩定地轉換成適當的似然度信息以進行糾錯的非易失性半導體存儲器的控制器。

附圖說明

圖1是對第1實施方式涉及的控制器進行例示的框圖。

圖2是對來自于非易失性半導體存儲器的低頁的讀出數據進行例示的圖。

圖3是對低頁的信道矩陣進行例示的表。

圖4是對用于參照圖3的信道矩陣的要素的2維排列進行例示的表。

圖5是Vth跟蹤失敗對LLR造成的影響的說明圖。

圖6是在執行DLE（Dynamic LLR Estimation，動態對數似然比估算）時優先譯碼的LDPC（Low Density Parity Check，低密度奇偶校驗）幀的說明圖。

圖7是對由圖1的控制器所進行的LDPC幀的譯碼工作進行例示的流程圖。

圖8是對圖1的控制器的追加的DLE的執行條件進行例示的流程圖。

具體實施方式

下面，一邊參照附圖一邊進行實施方式的說明。此外，下面對與已說明的要素相同或者類似的要素標注相同或者類似的附圖標記，基本省略重復的說明。

（第1實施方式）

第1實施方式涉及的控制器100，如圖1所例示的那樣，具備譯碼器101、信道矩陣生成部102和固件103。控制器100讀出NAND存儲器110中存儲的數據，糾正讀出數據所含的錯誤。此外，控制器100也可以具備例如對數據進行糾錯編碼化的功能、在NAND存儲器110中寫入糾錯代碼化了的數據（即，ECC（Error Correction Code，糾錯碼）幀）的功能等。

譯碼器101從NAND存儲器110以ECC幀為單位而輸入讀出數據。讀出數據，不僅包括關于形成ECC幀的多個比特的各個的硬判定比特值、而且包括關于這些多個比特的各個的多個（例如3個）軟判定比特值。如果換言之，則讀出數據表示形成ECC幀的多個比特的各個的讀出等級。在下面的說明中，ECC幀設為LDPC幀。而且，ECC幀也可以分離在多個芯片（多個信道矩陣）上。此外，譯碼器101也可以經由沒有圖示的NAND接口輸入讀出數據。

這里，如圖2所例示的那樣，根據所謂2-3-2碼這一方式，用2個閾值電壓讀出低頁（即，在存儲器單元中存儲的最下位比特）。具體而言，如果相對于寫入電壓按升序分配Er、A、B、C、D、E、F以及G這8個等級進行說明，則在寫入比特值為“XY1”（這里，X和Y指的是“0”或“1”）的情況下，寫入電壓存在于Er或E～G中的任意一個，在寫入比特值為“XY0”的情況下，寫入電壓存在于B～D。