[發(fā)明專利]基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201310151590.3
• 申請日: 2013-04-27
• 公開（公告）號: CN103345461A
• 公開（公告）日: 2013-10-09
• 發(fā)明（設(shè)計）人: 何春;賀江;王堅;李玉柏
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: G06F15/16
• 分類號: G06F15/16;G06F13/40
• 代理公司: 四川力久律師事務(wù)所 51221
• 代理人: 林輝輪;王蕓

1.一種基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，包括多個路由節(jié)點(diǎn)，所述路由節(jié)點(diǎn)和相鄰路由節(jié)點(diǎn)之間的通信鏈路組成片上網(wǎng)絡(luò)，所述每個路由節(jié)點(diǎn)均掛載一個處理器節(jié)點(diǎn)，所述每個處理器節(jié)點(diǎn)均包括主控單元、所述主控單元通過可配置接口單元連接所述片上網(wǎng)絡(luò)；其中，所述主控單元包括處理器，所述處理器通過第一AXI總線連接用于存儲數(shù)據(jù)的數(shù)據(jù)存儲器BRAM2；當(dāng)所述片上網(wǎng)絡(luò)上的數(shù)據(jù)到來時，在所述處理器控制下，所述可配置接口單元將數(shù)據(jù)通過第一AXI總線送入所述數(shù)據(jù)存儲器BRAM2中，所述處理器再通過所述第一AXI總線從所述數(shù)據(jù)存儲器BRAM2中讀取數(shù)據(jù)進(jìn)行處理，其特征在于，所述處理器依次通過自身的Cache接口、第二AXI?總線連接所述數(shù)據(jù)存儲器BRAM2，當(dāng)所述第一AXI總線繁忙或被占用時，所述處理器通過該第二AXI?總線讀取所述數(shù)據(jù)存儲器BRAM2中的數(shù)據(jù)進(jìn)行處理。

2.根據(jù)權(quán)利要求1所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述主控單元通過可配置接口單元還連接有加速器，當(dāng)有大量數(shù)據(jù)從所述片上網(wǎng)絡(luò)傳來需要所述主控單元中的處理器處理時，所述處理器控制所述可配置接口單元將數(shù)據(jù)直接送入所述加速器中，由所述加速器進(jìn)行數(shù)據(jù)處理。

3.根據(jù)權(quán)利要求2所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述可配置接口單元包括加速器接口模塊和網(wǎng)絡(luò)接口模塊；

其中，所述網(wǎng)絡(luò)接口模塊用于所述處理器與片上網(wǎng)絡(luò)的相互通信，根據(jù)所述處理器的指令判斷決定將來自所述片上網(wǎng)絡(luò)的數(shù)據(jù)通過所述第一AXI?總線送入所述處理器，或?qū)碜运銎暇W(wǎng)絡(luò)的數(shù)據(jù)通過所述加速器接口模塊送入所述加速器；?

所述加速器接口模塊用于所述處理器與加速器的相互通信；同時用于所述加速器與片上網(wǎng)絡(luò)的單向通信，根據(jù)所述處理器的指令將所述網(wǎng)絡(luò)接口模塊發(fā)送來的來自片上網(wǎng)絡(luò)的數(shù)據(jù)送入加速器。

4.根據(jù)權(quán)利要求3所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述可配置接口單元還包括用于所述主控單元中的處理器與所述加速器接口模塊和網(wǎng)絡(luò)接口模塊進(jìn)行指令交互的指令接口模塊，所述處理器通過AXI_Stream指令總線直接連接所述可配置接口單元中的所述指令接口模塊，所述處理器通過所述AXI_Stream指令總線發(fā)送指令控制所述可配置接口單元中的各模塊運(yùn)行。

5.根據(jù)權(quán)利要求4所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述可配置接口單元通過互連接口連接所述主控單元；所述互連接口包括第一AXI?總線接口和第二AXI?總線接口，所述第一AXI?總線接口連接所述可配置接口單元中的加速器接口模塊，所述第二AXI?總線接口連接所述可配置接口單元中的網(wǎng)絡(luò)接口模塊；所述第一AXI?總線接口和第二AXI?總線接口均連接所述主控單元中的第一AXI?總線。

6.根據(jù)權(quán)利要求1至5任一項所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述片上網(wǎng)絡(luò)為采用2D-mesh拓?fù)浣Y(jié)構(gòu)，蟲孔交換方式和維序路由算法設(shè)計的片上網(wǎng)絡(luò)。

7.根據(jù)權(quán)利要求1至5任一項所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述處理器通過本地總線LMB?BUS還連接有存儲應(yīng)用程序代碼的本地存儲器BRAM1。

8.根據(jù)權(quán)利要求1至5任一項所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述第一AXI總線上掛載有DMA。

9.根據(jù)權(quán)利要求1至5任一項所述的基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)，其特征在于，所述第一AXI總線上掛載有AXI?UART。