[發明專利]一種降低系統芯片功耗的方法

無效

• 申請號: 201310148468.0
• 申請日: 2013-04-26
• 公開（公告）號: CN103268146A
• 公開（公告）日: 2013-08-28
• 發明（設計）人: 王恩東;胡雷均;李仁剛
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F1/32
• 分類號: G06F1/32
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路設計技術領域，具體涉及一種降低系統芯片功耗的方法。

背景技術

隨著超大規模集成電路工藝的發展,人類已經進入了超深亞微米時代，先進的工藝使得人們能夠把包括處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個大規模的芯片上,形成所謂的SoC（片上系統）。作為SoC重要組成部分的嵌入式存儲器，在SoC中所占的比重（面積）將逐漸增大。嵌入式存儲器具有先進的存儲概念和大容量集成的優勢，是SoC的重要組成部分，具有重要的創新性和實用性。為了提高系統芯片（SOC）的性能，都會在SOC內部內嵌各種存儲器，以滿足芯片的各種功能需求。其中，尤其是嵌入靜態存儲器（SRAM），嵌入式SRAM因為兼容標準的CMOS工藝，所以成為嵌入式存儲器設計的首選。

在SOC內部嵌入SRAM存儲單元陣列不論在芯片面積還是功耗上都占有非常大的比重，因此SRAM的功耗問題成為SOC設計需要考慮的重點問題之一。減少SRAM的功耗可以有效減少系統芯片的整體功耗，采用較少的電路設計換取可觀的功耗節省是降低系統芯片（SOC）功耗的有效方法之一。

故，實有必要進行開發研究，以提供一種方案，通過減少SRAM的功耗以有效降低系統芯片的整體功耗。

發明內容

為解決上述問題，本發明的目的在于提供一種降低系統芯片功耗的方法，以在較小電路設計的基礎上有效實現了SRAM讀寫的動態功耗開銷，降低系統芯片的功耗。

為實現上述目的，本發明的技術方案為：

一種降低系統芯片功耗的方法，包括如下步驟：

在芯片內部存儲陣列設計過程中設計一列偽存儲單元；

固定偽存儲單元中存儲邏輯為“0”或者“1”；

偽存儲單元的輸出信號驅動讀使能控制邏輯，產生讀使能的截止信號，以保證在存儲單元信息有效讀出的條件下，讀使能信號的及時截止。

進一步地，所述偽存儲單元位于芯片內部存儲陣列讀使能的末端，以有效保證當偽存儲陣列的存儲信息被讀出時，與之相對應的存儲單元信息均已經被有效讀取。

進一步地，所述偽存儲單元與SRAM存儲單元是同構的，擁有相同的物理特性。

進一步地，所述偽存儲單元中存儲邏輯為“0”。

進一步地，初始條件下，當發生SRAM存儲單元讀操作時，選擇讀取的某一行存儲陣列對應的截止信號為“1”，列存儲陣列單元根據信號物理連線的特性使能信號由近及遠依次傳輸，被選擇讀取的存儲陣列行內的存儲單元被依次打開，最后讀使能信號傳輸到偽存儲單元時，偽存儲單元內部存儲信息“0”被有效讀出，根據信號物理傳輸的特性可知，此時讀使能信號傳輸過程中分別使存儲單元信息依此被讀出，偽存儲單元信息是最后被讀出的，因此偽存儲單元的輸出信號“0”可以及時驅動讀使能控制邏輯產生截止信號，將截止信號置為“0”，關閉讀使能信號。

本發明降低系統芯片功耗的方法采用偽存儲單元實現讀使能控制，減少SRAM讀寫動態功耗，進而降低系統芯片功耗。

附圖說明

圖1為本發明的原理架構圖；

圖2為本發明的讀使能控制邏輯結構圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

本發明一種降低系統芯片功耗的方法主要考慮大容量嵌入式SRAM的結構特點和其對系統芯片（SOC）的功耗影響，采用偽存儲單元的特殊設計方式，以實現SRAM讀寫控制，進而降低系統芯片功耗。

請參照圖1所示，本發明降低系統芯片功耗的方法具體為：在芯片內部存儲陣列設計過程中設計一列偽存儲單元，所述偽存儲單元位于芯片內部存儲陣列讀使能的末端，從而可以有效保證當偽存儲陣列的存儲信息被讀出時，與之相對應的存儲單元信息均已經被有效讀取。

偽存儲單元中固定存儲邏輯“0”或者“1”，在本發明實施例中，為降低系統芯片功耗偽存儲單元通常存儲邏輯“0”。讀出的偽存儲單元信息進一步通過讀使能控制邏輯產生讀使能截止控制信號，使存儲單元讀使能有效截止，從而保證了大容量SRAM存儲陣列的讀寫功耗，進而降低了系統芯片（SOC）功耗。