[發明專利]包括應力鄰近效應的集成電路裝置及其制造方法

有效

• 申請號: 201310140963.7
• 申請日: 2013-04-22
• 公開（公告）號: CN103378098B
• 公開（公告）日: 2018-09-14
• 發明（設計）人: 吳昌佑;姜明吉;鄭榮采
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/8234
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 陳源;張帆

1.一種集成電路，包括：

襯底上的特定導電類型的第一FET和第二FET，其中所述第一FET的第一源極/漏極區域與所述第一FET的第一柵極電極之間的距離小于所述第二FET的第二源極/漏極區域與所述第二FET的第二柵極電極之間的距離，

其中所述第一FET的第一溝道區域和所述第二FET的第二溝道區域包括各個鰭部，所述各個鰭部從所述襯底延伸以從裝置隔離層突出，以提供分別位于所述第一源極/漏極區域和所述第二源極/漏極區域之間的各個鰭部的上部側壁和頂部表面，

其中所述各個鰭部中的至少一個包括在所述上部側壁之間進行測量的為20nm或更小的寬度。

2.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第一溝道區域的第一界面與所述第一柵極電極之間的距離小于所述第二源極/漏極區域和所述第二溝道區域的第二界面與所述第二柵極電極之間的距離。

3.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第二源極/漏極區域包括具有特定晶格常數的材料，并且其中所述第一源極/漏極區域向所述第一溝道區域施加的應力大于所述第二源極/漏極區域向所述第二溝道區域施加的應力。

4.根據權利要求3所述的集成電路，其中所述第一源極/漏極區域延伸經過所述第一FET的柵極結構的最外側下角而進入所述第一溝道區域，以限定在所述第一FET下面的底切區域；并且

其中所述第二源極/漏極區域與所述第二FET的柵極結構對準。

5.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第二源極/漏極區域分別包括第一凸起的源極/漏極區域和第二凸起的源極/漏極區域，其中所述第一源極/漏極區域延伸經過所述第一FET的柵極結構的最外側下角而進入所述第一溝道區域，以限定在所述第一FET下面的第一底切區域；并且

其中所述第二源極/漏極區域延伸經過所述第二FET的柵極結構的最外側下角而進入所述第二溝道區域，以限定在所述第二FET下面的第二底切區域。

6.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第二源極/漏極區域包括與所述第一溝道區域和所述第二溝道區域的晶格常數不同的晶格常數。

7.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第二源極/漏極區域分別包括第一凸起的源極/漏極區域和第二凸起的源極/漏極區域，其中所述第一凸起的源極/漏極區域環繞所述第一FET的柵極結構的最外側下角而進入所述第一溝道區域，以限定在所述第一FET下面的底切區域；并且

其中所述第二源極/漏極區域與所述第二FET的柵極結構對準而形成。

8.根據權利要求1所述的集成電路，其中所述第一源極/漏極區域和所述第二源極/漏極區域分別包括第一凸起的源極/漏極區域和第二凸起的源極/漏極區域，其中所述第一凸起的源極/漏極區域環繞所述第一FET的柵極結構的最外側下角而進入所述第一溝道區域，以限定在所述第一FET下面的第一底切區域；并且

其中所述第二凸起的源極/漏極區域環繞所述第二FET的柵極結構的最外側下角而進入所述第二溝道區域，以限定在所述第二FET下面的第二底切區域。

9.根據權利要求1所述的集成電路，還包括：

第一隔離物，包括所述第一FET的柵極結構的外側壁，以提供第一厚度；以及

第二隔離物，包括所述第二FET的柵極結構的外側壁，以提供大于所述第一厚度的第二厚度。

10.根據權利要求9所述的集成電路，其中所述第一源極/漏極區域與所述第一隔離物自對準地形成，并且所述第二源極/漏極區域與所述第二隔離物自對準地形成。

11.根據權利要求9所述的集成電路，其中包含在所述第一隔離物中的層的數量小于包含在所述第二隔離物中的層的數量。