[發明專利]一種任意倍數時鐘域同步裝置及方法

有效

• 申請號: 201310139437.9
• 申請日: 2013-04-19
• 公開（公告）號: CN103236839A
• 公開（公告）日: 2013-08-07
• 發明（設計）人: 劉子君;王東琳
• 申請（專利權）人: 中國科學院自動化研究所
• 主分類號: H03L7/06
• 分類號: H03L7/06;G06F1/12
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

技術領域

本發明涉及倍頻異步時鐘之間相位關系的確定及同步技術領域，具體涉及一種任意倍數時鐘域同步裝置及方法。

背景技術

異步電路是信號產生寄存器時鐘和該信號的接收寄存器時鐘不一致的電路結構，由于兩時鐘相位周期的不同將會導致亞穩態、競爭、錯誤數據等一系列問題。為了解決上述問題，各種解決方案(如握手協議、格雷碼、異步FIFO)不斷出現在現代的電路設計中。

隨著時代的進步，芯片設計規模不斷提升，全局的高速時鐘網絡給芯片設計帶來了沉重的負擔；另外集成電路設計已經從簡單的速度比拼變成了全面的性能競爭，速度、功耗、成本、研發周期等一系列因素都進入了設計者的考慮范疇。在以上前提下，異步電路在現代芯片設計中占到了越來越重要的地位，不斷向我們提出不同的解決需求。

為解決上述問題，就集成電路設計提出了兩種異步電路解決思路：純異步電路和偽異步電路。純異步電路中信號產生寄存器時鐘和該信號的接收寄存器時鐘完全不相關，時鐘之間的相位關系完全隨機；偽異步電路是指信號產生寄存器時鐘和該信號的接收寄存器時鐘之間存在某些固定的相位規律，可根據該規律計算兩時鐘之間相位關系，確定合理的電路建立時間、保持時間等一系列電路參數。常規的時鐘同步電路采用模擬電路實現，產生結構復雜并且需要較嚴苛的時序約束才能加入數據電路結構中。

發明內容

有鑒于此，本發明提供一種任意倍數時鐘域同步裝置及方法，是應用于偽異步電路設計中的一種方法，它可以大大簡化某些特定情況下的異步邏輯，切實的提高芯片異步電路同步能力。

根據本發明的一個方面，提出了一種任意倍數時鐘域同步裝置，該裝置包括隨低速時鐘進行不斷翻轉的寄存器、高速時鐘驅動的多級鎖存寄存器和標志信號產生單元，其中，隨低速時鐘進行不斷翻轉的寄存器不斷產生伴隨時鐘沿不斷翻轉的信號，將該信號在多級高速鎖存寄存器進行鎖存而產生鎖存信號，標志信號產生單元根據鎖存信號產生沿翻轉標志信號。

優選地，上述裝置還可包括延遲單元，用于將鎖存信號延遲多個高速時鐘周期。

優選地，延遲單元與標志信號產生單元在該裝置中的順序可調換。

優選地，所述標志信號實時表示了低速時鐘的狀態。

根據本發明的另一方面，還提出了一種任意倍數時鐘域同步方法，該方法包括步驟：隨低速時鐘進行不斷翻轉的寄存器不斷產生伴隨時鐘沿不斷翻轉的信號；所述信號在多級高速鎖存寄存器進行鎖存而產生鎖存信號；標志信號產生單元根據鎖存信號產生沿翻轉標志信號。

本發明提出的任意倍數時鐘域同步裝置，包括隨低速時鐘進行不斷翻轉的寄存器、高速時鐘驅動的多級鎖存寄存器和標志信號產生單元，其中，隨低速時鐘進行不斷翻轉的寄存器不斷產生伴隨時鐘沿不斷翻轉的信號，將該信號在多級高速鎖存寄存器進行鎖存而產生鎖存信號，標志信號產生單元根據鎖存信號產生沿翻轉標志信號。

本發明的任意倍數時鐘域同步裝置及方法可以有效的確定任意倍數同步時鐘之間的相位關系，其中只需要綜合工具按正常的綜合方法進行處理即可，不需要設計復雜的約束條件，簡單高效。

附圖說明

圖1為本發明所涉及的任意倍數時鐘關系圖

圖2為本發明中的任意倍數時鐘域同步裝置結構圖

圖3為所舉實例的2倍時鐘關系圖

圖4為所舉實例的時鐘域同步時序圖

具體實施方式

為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。

本發明是一種對于相位相關的倍頻時鐘進行同步處理的技術，當一時鐘是另一時鐘的整數倍，并且它們之間的相位固定，即可使用該技術來檢測低速時鐘上升沿或下降沿的位置，產生標志信號，最后即可使用該信號來保證兩時鐘域之間的信號傳輸的交互正確性。

所謂任意倍數時鐘，如圖1所示，是指一個時鐘的周期是另一個時鐘周期的整數倍，它們具有固定的相位關系，最好低速時鐘的觸發沿對應高速時鐘的一個觸發沿，這種情況下適合異步時鐘之間的建立時間、保持時間等各電路參數的確定。

圖2示出的是本發明任意倍數時鐘域同步裝置結構圖，參照圖2，該裝置包括：隨低速時鐘200進行不斷翻轉的寄存器202，高速時鐘201驅動的多級鎖存寄存器203，延遲單元204和標志信號產生單元205。延遲單元204和標志信號產生單元205的順序可調換，也可以去掉延遲單元204。