[發明專利]雙嵌套銅互連結構及其制作方法

有效

• 申請號: 201310136117.8
• 申請日: 2013-04-18
• 公開（公告）號: CN104112734B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 肖德元;徐依協
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 上海光華專利事務所31219
• 代理人: 李儀萍

技術領域

本發明屬于半導體制造領域，涉及一種互連結構及其制作方法，特別是涉及一種雙嵌套銅互連結構及其制作方法。

背景技術

隨著集成電路CMOS技術按照摩爾定律而高速發展，互連延遲逐漸取代器件延遲成為影響芯片性能的關鍵因素。互連之間的寄生電容和互連電阻造成了信號的傳輸延遲。由于銅具有較低的電阻率，優越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進而減小總的互連延遲效應，現已由常規的鋁互連改變為低電阻的銅互連。同時降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質的相對介電常數k，因此使用低k材料作為不同電路層的絕緣介質代替傳統的SiO₂介質已成為滿足高速芯片的發展的需要。因此銅/低k介質體系逐漸取代了傳統的Al/SiO₂體系成為了業界的主流。

銅的熔點較高，能夠提高電流攜帶能力，延長電遷移的壽命。但是，電遷移壽命更多取決于原子的行為，如銅/電介質界面處的原子傳輸。銅原子在電介質中的擴散系數較高，當在電場的加速下，銅將很容易穿透絕緣介質層而迅速地到達硅襯底里面進去，一旦銅擴散到硅襯底中將會與硅作用而導致銅穿透晶體管的界面而使得器件發生短路現象，因此需要在銅與電介質層之間增加一個擴散阻擋層，來阻止銅的擴散。

銅難以被刻蝕，因此出傳統上用于形成鋁金屬布線的刻蝕技術對于銅來說是不適用的。為此，一種被稱為雙大馬士革（Dual?Damascene）結構的布線方式被開發出來。所謂雙大馬士革結構工藝是指：先在介質層中開出互連溝槽和通孔，然后在互連溝槽和通孔中淀積銅，再利用化學機械拋光將過填的銅磨去。

由于低k介質多為多孔疏松狀，與金屬之間的粘附性很差，容易導致出現器件斷路或接觸電阻過高的現象，并且隨著線寬的不斷縮小，為了減小電阻，擴散阻擋層的厚度越來越薄，導致銅通過擴散阻擋層擴散到介質中的機會大大增加，容易發生器件短路的現象。因此，提供一種可靠性高的銅互連結構實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種雙嵌套銅互連結構及其制作方法，用于解決現有技術中金屬與介質之間的粘附性太差導致器件斷路或接觸電阻過高的現象，及擴散阻擋層太薄使得銅容易擴散到介質中導致器件短路的問題。

為實現上述目的及其他相關目的，本發明提供一種雙嵌套銅互連結構，所述雙嵌套銅互連結構至少包括：第一銅層、依次形成于所述第一銅層之上的第一帽層、層間介質層及第二帽層；所述層間介質層及第一帽層中形成有用于導電互連的第二銅層，所述第二銅層上表面與所述第二帽層下表面連接，且所述第二銅層除上表面以外的其余部分被一金屬擴散阻擋層所包圍，所述金屬擴散阻擋層底部與所述第一銅層上表面連接；所述第二銅層包括金屬連線及連接于所述金屬連線底部的導電插塞；所述金屬連線表面的金屬擴散阻擋層被一摻氮層所包圍，或所述金屬連線及所述導電插塞位于所述層間介質層中的部分表面的金屬擴散阻擋層被一摻氮層所包圍。

可選地，所述摻氮層的厚度為0.5~2?nm。

可選地，所述第一帽層及第二帽層的材料包括二氧化硅、氮化硅、氮氧化硅、摻氧的碳化硅或摻氮的碳化硅中的一種或多種。

可選地，所述層間介質層的材料為低k材料。

可選地，所述金屬擴散阻擋層的材料為TaN或Ta。

本發明還提供一種雙嵌套銅互連結構的制作方法，至少包括以下步驟：

1）提供第一銅層，在所述第一銅層上依次形成第一帽層、層間介質層及硬掩模；

2）接著自所述硬掩模向下直至所述層間介質層中形成溝槽，并利用氮氣或氨氣等離子體對所述溝槽進行處理，在所述溝槽位于所述層間介質層中的側壁及底部形成摻氮層；

3）然后自所述溝槽底部向下直至所述第一銅層上表面形成通孔；

4）在所述通孔、溝槽中及所述硬掩膜上表面依次形成金屬擴散阻擋層及第二銅層；

5）對步驟4）形成的結構進行拋光直至上表面與所述層間介質層上表面齊平；

6）最后在拋光后的結構上沉積第二帽層。

可選地，所述硬掩膜為單層、兩層或多層膜結構。

可選地，所述硬掩膜為雙層膜結構，自下而上依次為PETEOS層及TiN金屬層。

可選地，所述第二銅層通過化學電鍍法形成。

本發明還提供另一種雙嵌套銅互連結構的制作方法，至少包括以下步驟：

1）提供第一銅層，在所述第一銅層上依次形成第一帽層、層間介質層及硬掩模；