[發明專利]非揮發性存儲器列地址解碼電路

在審

• 申請號: 201310134708.1
• 申請日: 2013-04-18
• 公開（公告）號: CN104112470A
• 公開（公告）日: 2014-10-22
• 發明（設計）人: 傅俊亮;馮國友
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C8/10
• 分類號: G11C8/10
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及集成電路制造領域，特別是涉及一種非揮發性存儲器列地址解碼電路。

背景技術

NVM是指非揮發性存儲器，目前在智能卡上采用的主要包括：EEPROM和Flash。NVM通常用來存放程序和數據，對于智能卡而言，大多把應用程序和數據、文件等存放到NVM中。NVM可以實現方便的讀寫操作，因此非常靈活。對于讀操作，NVM中的數據與RAM相同，直接引用其地址即可，擦/寫操作則要復雜的多，一般需要利用芯片廠家提供的函數庫/驅動程序來實現。

如圖1所示，在NVM地址解碼電路設計中，為了提高讀取速度，在讀取數據時需要抬高列線上的電壓，即選中列線時ylv=vpwr_read；在進行讀操作時，hven2為vgnd，hven2b為vpwr_read，READ2=vpwr。讀選中的列線，ydecb=vgnd，level?shifter的輸出y為vpwr_read，yread=vgnd，則ylv=vpwr_read。讀操作不選中的列線，ydecb=vpwr，level?shifter的輸出y為vgnd，yread=vpwr_read,則ylv=vgnd；在高壓操作時，hven2=vpwr，READ2=VNEG，VCPW=VNEG，yread=vpwr_read，則ylv=VCPW=VNEG。

該結構比較復雜，邏輯操作在LS(level?shifter)后面，用到高壓管，會增加地址建立時間，增大版圖面積。Hven2的高電位為vpwr，而hven2b高電位為vpwr_read，需要hven2經LS得到，當列線選中時，通過P1和P2管，ylv的電位變為vpwr_read。使用了二個5V高壓P管，會增加建立時間；當列線未選中，通過N1和N2管，ylv的電位變為vgnd；使用了二個5V高壓N管，也會增加建立時間。

發明內容

本發明要解決的技術問題是提供一種簡化的非揮發性存儲器列地址解碼電路，其與現有的非揮發性存儲器列地址解碼電路相比能減小版圖面積，能提高讀寫速度，能縮短列線建立時間。

為解決上述技術問題，本發明的非揮發性存儲器列地址解碼電路，具有一或非門nor2連接一反向器inv組成的邏輯電路，還包括：一電壓轉換器LS，其輸入端連接反向器inv的輸入和輸出端，其輸出端連接PMOS管P0和NMOS管NO的柵極，PMOS管P0的漏極和NMOS管NO的漏極相連作為列線ylv，所述邏輯電路為1.5V低壓電路經電壓轉換器LS轉換為5V高壓。

本發明在level?shifter之前，邏輯電路部分用了1.5V低壓管，在level?shifter之后，簡化了電路結構，讀操作時ylv未選中列線和高壓操作時ylv列線的通路相同。

當列線選中時，通過P0管，ylv的電位變為vpwr_read,只使用一個5V高壓P管，列線能更快的建立。

當列線未選中，通過N0管，ylv的電位變為vgnd,只使用一個5V高壓N管，列線能更快的建立。

本發明的非揮發性存儲器列地址解碼電路與現有的非揮發性存儲器列地址解碼電路相比能減小版圖面積，能提高讀寫速度，能縮短列線建立時間。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是一種現有非揮發性存儲器列地址解碼電路示意圖。

圖2是本發明非揮發性存儲器列地址解碼電路一實施例的示意圖。

附圖標記說明

c、y是中間節點

ydecb、hven2、、hven2_h、hven2b、vpwr、yread、vpwr_read、VCPW是電壓

vgnd是接地

P0、P1、P2是PMOS管

N0、N1、N2是NMOS管

nor2是或非門

inv是反向器

LS是電壓轉換器

ylv是列線

具體實施方式

本發明的非揮發性存儲器列地址解碼電路一實施例，具有一或非門nor2連接一反向器inv組成的邏輯電路，還包括：一電壓轉換器LS，其輸入端連接反向器inv的輸入和輸出端，其輸出端接PMOS管P0和NMOS管NO的柵極，PMOS管P0的漏極和NMOS管NO的漏極相連作為列線ylv，所述邏輯電路為1.5V低壓電路經電壓轉換器LS轉換為5V高壓。

NVM讀出電路中列選擇電路進行讀操作時譯碼需要固定的建立時間，且譯碼成功后選中的地址ylv電壓輸出為vpwr_read，未選中的地址ylv電壓輸出為vgnd。