[發明專利]一種嵌入式系統、網絡數據傳輸系統及方法

有效

• 申請號: 201310130617.0
• 申請日: 2013-04-16
• 公開（公告）號: CN103279439A
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 付賢民;丁曉鴻;周清海;孫偉昶;馮雁軍;徐淵;朱明程;賴澤勇
• 申請（專利權）人: 深圳市振華微電子有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/42
• 代理公司: 深圳市瑞方達知識產權事務所(普通合伙) 44314
• 代理人: 林儉良;張約宗

技術領域

本發明涉及數據傳輸領域，尤其是涉及一種基于FPGA實現的RISC（Reduced?Instruction?Set?Computer，精簡指令集計算機）處理器的的嵌入式系統、網絡數據傳輸系統及方法。?

背景技術

在傳統的嵌入式系統中，網絡傳輸協議通常采用植入LW（Light?Weight，輕型）IP的方法來解決，但是由于網絡數據的打包和傳輸是基于處理器指令的，所以數據的傳輸速率和處理器的主頻性能有關，這就決定了網絡的傳輸速率不高。當傳輸大量數據時（例如，全景視頻），若只使用處理器完成數據的打包、解包和傳輸，不僅耗時較長增加處理器負擔，而且傳輸速度也遠遠達不到要求。?

發明內容

本發明要解決的技術問題在于，針對現有技術的上述數據的網絡傳輸速率慢的缺陷，提供一種網絡傳輸速率慢快的嵌入式系統。?

本發明解決其技術問題所采用的技術方案是：構造一種基于FPGA實現的RISC處理器的嵌入式系統，通過網絡與計算機相連，所述嵌入式系統包括?第一以太網口，所述嵌入式系統還包括：?

嵌入在FPGA內的RISC處理器，用于接收并處理用戶的指令；?

嵌入在FPGA內的打包模塊，用于在所述RISC處理器的觸發下，將數據進行硬件打包并通過所述第一以太網口傳輸至所述計算機。?

在本發明所述的基于FPGA實現的RISC處理器的嵌入式系統中，所述打包模塊基于UDP的打包方式將數據進行硬件打包。?

在本發明所述的基于FPGA實現的RISC處理器的嵌入式系統中，所述嵌入式系統還包括第二以太網口，而且，所述RISC處理器通過所述第二以太網口接收并處理來自計算機的用戶的指令。?

在本發明所述的基于FPGA實現的RISC處理器的嵌入式系統中，所述RISC處理器通過所述第一以太網口接收并處理來自計算機的用戶的指令。?

在本發明所述的基于FPGA實現的RISC處理器的嵌入式系統中，所述嵌入式系統還包括：?

輸入模塊，用于接收用戶的指令，并傳送至所述RISC處理器。?

本發明還構造一種網絡數據傳輸系統，包括計算機及以上所述的基于FPGA實現的RISC處理器的嵌入式系統。?

本發明還構造一種網絡數據傳輸方法，用于實現基于FPGA實現的RISC處理器的嵌入式系統與計算機之間的網絡數據傳輸，包括：?

A.嵌入在FPGA內的RISC處理器接收并處理用戶的指令；?

B.嵌入在FPGA內的打包模塊將數據進行硬件打包并通過以太網口傳輸至計算機。?

在本發明所述的網絡數據傳輸方法中，在所述步驟B中，基于UDP的打包方式將數據進行硬件打包。?

在本發明所述的網絡數據傳輸方法中，所述用戶的指令來自所述計算機或來自所述嵌入式系統。?

在本發明所述的網絡數據傳輸方法中，在所述用戶的指令來自計算機，且指令的傳輸和數據的傳輸共用一個以太網口時，所述步驟B包括：?

B1.RISC處理器在接收到用戶的發送指令后，觸發打包模塊進行數據打包及傳輸；?

B2.打包模塊判斷所發送的數據包的數量是否達到預設數量，若是，則執行步驟B3；?

B3.打包模塊向計算機發送暫停指示數據包，并進入偵聽狀態；?

B4.打包模塊判斷預設時間內是否收到來自計算機的返回數據包，若是，則執行步驟B5；若否，則執行步驟B3，所述返回數據包包括控制標志；?

B5.打包模塊解析所述返回數據包，并判斷所述控制標志為繼續標志或為中斷標志，若為繼續標志，執行步驟B6；若為中斷標志，執行步驟B7；?

B6.將權限和傳輸通路繼續交給打包模塊，繼續進行數據打包及傳輸；?

B7.將權限和傳輸通路交給RISC處理器，并停止數據打包及傳輸。?

實施本發明的技術方案，由于在FPGA內設置硬件的打包模塊，用來實現數據的打包和傳輸，相比現有技術中RISC處理器通過指令來實現數據的打包和傳輸，可以大大提高數據的傳輸速率，滿足了傳輸大量數據（例如，全景視頻數據）的要求，而且，除以太網口外，RISC處理器和打包模塊都設置在FPGA內部，有很強的可移植性。?

附圖說明

下面將結合附圖及實施例對本發明作進一步說明，附圖中：?

圖1是本發明網絡數據傳輸系統實施例一的邏輯結構圖；?