[發明專利]一種采用延遲控制泄放支路的差分E類功率放大器

有效

• 申請號: 201310129783.9
• 申請日: 2013-04-15
• 公開（公告）號: CN103281039A
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 廖懷林;楊帆;廖毓;夏韜;劉茂強;王海超
• 申請（專利權）人: 北京大學
• 主分類號: H03F3/20
• 分類號: H03F3/20
• 代理公司: 北京君尚知識產權代理事務所(普通合伙) 11200
• 代理人: 余長江

技術領域

本發明屬于射頻集成電路技術領域，涉及一種功率放大器，具體涉及一種采用延遲控制泄放支路的差分E類功率放大器。

背景技術

在現代無線通信中，功率放大器（Power?Amplifier）是射頻部分的核心模塊之一，負責將信號放大，并通過天線發射出去，實現信號的無線傳輸。很多無線通信協議標準都要求有較高的輸出功率，因此高效率的功率放大器可以有效地節約能量消耗，尤其對于電池供電的設備，可有效地延長電池使用時間。用輸出功率與輸入功率之差除以直流消耗功率，得到功率附加效率（Power?Added?Efficiency）是衡量功率放大器效率的重要指標。

根據工作模式的不同，功率放大器可分為線性功率放大器和非線性功率放大器。線性功率放大器可以分為A類、B類和AB類等，其輸出線性度更好，但理論效率較低。而非線性功率放大器可擁有更高的效率，如D類、E類功率放大器，在移動設備中有更大的應用潛力。

附圖1是一個典型的E類功率放大器示意圖。其設計的要點是通過輸出端的電容電感網絡匹配，使得當功率輸出管M₁流過電流I_d時，其輸出端電壓V_d為零；而輸出電壓V_d不為零時，通過的電流I_d為零。圖5表示了一個E類功率放大器工作時的電壓電流圖，圖5(a)表示輸入信號，圖5(b)表示功率管的電流。如圖5(c)所示，理想情況下，功率輸出管不消耗額外的功耗，整個功率放大級的功率附加效率可達100%。但由于種種非理想因素的影響，功率輸出管上總是會如圖5(d)所示同時存在電壓和電流，從而消耗額外的功耗，導致E類功率放大器難以達到理想的效率。

在標準互補金屬氧化物半導體（CMOS）工藝上集成功率放大器是射頻芯片設計的重要目標，可以有效地降低系統復雜度和制造成本。提高電源電壓可以有效提高功率放大器的輸出功率和效率。但是隨著工藝發展的不斷進步，晶體管的工作電壓和擊穿電壓不斷降低，使得功率放大器設計難度不斷提高。同時金屬-氧化物-半導體晶體管（MOS）的非理想特性也使得功率放大器設計時不得不面對更復雜的情況。

傳統的差分E類功率放大器可以利用共源共柵結構以減緩擊穿電壓帶來的壓力，提高功率放大器的工作電壓。但共源共柵的結構會導致導通電阻大大增加，使晶體管輸出管電壓升高，從而消耗額外的功耗，降低效率。

發明內容

針對標準CMOS工藝上E類功率放大器的效率問題，本發明提出了一種采用延遲控制泄放支路的差分E類功率放大器，并通過優化設計提高功率放大器的功率附加效率。

為實現上述目的，本發明采用的技術方案如下：

一種采用延遲控制泄放支路的差分E類功率放大器，其特征在于，在差分支路設置并聯的晶體管組成電流泄放支路，在泄放支路的信號控制端接入電感使控制信號產生相位延遲。

在兩個差分支路分別加入并聯晶體管以提供額外的電流泄放支路，可以有效地降共源共柵聯晶體管的導通電阻，從而降低級聯晶體管上電壓，繼而減少共源共柵晶體管上消耗的額外功耗。在此基礎上，通過在差分支路的信號控制端接入一個電感，使得控制信號出現相位延遲。通過優化設計電感的大小，可以調節控制信號延遲時間，從而使得導通功耗在輸入信號上升沿和下降沿之間做出合理的折中，以得到最優的效率。

差分支路的晶體管可以選擇兩級或多級共源共柵結構。輸入信號加載在最低端的晶體管上，而其他級晶體管需要根據工作電壓和擊穿電壓選擇合適的偏置電壓。

在并聯的泄放支路中，根據差分支路的共源共柵級數，可以采用單個晶體管或者共源共柵級的結構。每一條泄放支路中最低端晶體管的控制信號來自差分結構中對應的另一條泄放支路。如果泄放支路晶體管多于兩級，其他晶體管的偏置電壓根據差分支路的相應位置的晶體管來設計。

兩條泄放支路的最低端的兩個晶體管組成了負阻形式的反饋結構，容易與集成電容等產生諧振現象。通過調節晶體管的尺寸等，可以調節其諧振頻率，使其頻率與功率放大器工作頻率一致，從而可以提高功率放大器的效率。

用于延遲控制信號的電感接在泄放支路的這兩個最低端的晶體管的控制電壓之間。由于電感的滯后作用，會導致控制信號出現延遲，從而使泄放支路晶體管的開啟關閉時間與差分支路出現延遲。通過優化時間誤差，選擇最優的電感值。可以使得晶體管消耗的額外功耗達到最小，提高功率放大器的效率。