[發(fā)明專(zhuān)利]用于集成電路設(shè)計(jì)的并行綜合方法及其系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201310123611.0
• 申請(qǐng)日: 2013-04-10
• 公開(kāi)（公告）號(hào): CN103150461A
• 公開(kāi)（公告）日: 2013-06-12
• 發(fā)明（設(shè)計(jì)）人: 王元;陳利光;趙永勝;徐春華
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海安路信息科技有限公司
• 主分類(lèi)號(hào): G06F17/50
• 分類(lèi)號(hào): G06F17/50
• 代理公司: 上海一平知識(shí)產(chǎn)權(quán)代理有限公司 31266
• 代理人: 須一平

1.一種用于集成電路設(shè)計(jì)的并行綜合方法，所述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，其特征在于，所述方法包括以下步驟：

分析步驟對(duì)硬件描述語(yǔ)言HDL進(jìn)行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG;

構(gòu)建步驟生成所述原始CDFG的特定模式子圖的多個(gè)結(jié)構(gòu)不同的功能等價(jià)子圖，并組合所述特定模式子圖的功能等價(jià)子圖以形成多個(gè)CDFG;

優(yōu)化步驟對(duì)所述多個(gè)CDFG進(jìn)行并行處理和優(yōu)化以同時(shí)生成多個(gè)低層次硬件電路；

選擇步驟從所述多個(gè)低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路；

輸出步驟輸出滿足集成電路設(shè)計(jì)要求的所述性能最優(yōu)的低層次硬件電路。

2.根據(jù)權(quán)利要求1所述的并行綜合方法，其特征在于，所述構(gòu)建步驟包括以下步驟：

步驟A對(duì)所述原始CDFG進(jìn)行特定模式子圖識(shí)別，并生成所述特定模式子圖的多個(gè)結(jié)構(gòu)不同的功能等價(jià)子圖；

步驟B基于所述原始CDFG，構(gòu)造所述特定模式子圖的所有功能等價(jià)子圖以形成超級(jí)CDFG;

步驟C通過(guò)組合所述超級(jí)CDFG中所述特定模式子圖的功能等價(jià)子圖，形成多個(gè)CDFG。

3.根據(jù)權(quán)利要求2所述的并行綜合方法，其特征在于，每個(gè)特定模式子圖的多個(gè)功能等價(jià)子圖以陣列形式或鏈表形式保存于所述超級(jí)CDFG中。

4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的并行綜合方法，其特征在于，在所述構(gòu)建步驟中，所述特定模式子圖的功能等價(jià)子圖的組合是與選擇刪減相結(jié)合的窮舉組合，其中，所述選擇刪減為兩級(jí)選擇刪減，第一級(jí)刪減是只生成具有物理級(jí)實(shí)現(xiàn)時(shí)特定電路硬件的特定模式子圖的功能等價(jià)子圖，第二級(jí)刪減是在組合所述特定模式子圖的功能等價(jià)子圖前分析過(guò)濾掉綜合性能明顯差于原始特定模式子圖的功能等價(jià)子圖。

5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的并行綜合方法，其特征在于，所述綜合是從寄存器傳輸級(jí)到物理級(jí)的綜合，在所述綜合的優(yōu)化步驟中，每個(gè)CDFG都單獨(dú)經(jīng)過(guò)CDFG優(yōu)化、門(mén)級(jí)優(yōu)化、物理級(jí)優(yōu)化而生成單獨(dú)的物理級(jí)電路；或

所述綜合是從寄存器傳輸級(jí)到門(mén)級(jí)的綜合，在所述綜合的優(yōu)化步驟中，每個(gè)CDFG都單獨(dú)經(jīng)過(guò)CDFG優(yōu)化、門(mén)級(jí)優(yōu)化而生成單獨(dú)的門(mén)級(jí)電路。

6.根據(jù)權(quán)利要求4所述的并行綜合方法，其特征在于，所述綜合是從寄存器傳輸級(jí)到物理級(jí)的綜合，在所述綜合的優(yōu)化步驟中，每個(gè)CDFG都單獨(dú)經(jīng)過(guò)CDFG優(yōu)化、門(mén)級(jí)優(yōu)化、物理級(jí)優(yōu)化而生成單獨(dú)的物理級(jí)電路；或

所述綜合是從寄存器傳輸級(jí)到門(mén)級(jí)的綜合，在所述綜合的優(yōu)化步驟中，每個(gè)CDFG都單獨(dú)經(jīng)過(guò)CDFG優(yōu)化、門(mén)級(jí)優(yōu)化而生成單獨(dú)的門(mén)級(jí)電路。

7.一種用于集成電路設(shè)計(jì)的并行綜合系統(tǒng)，所述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，其特征在于，所述系統(tǒng)包括：

分析模塊用于對(duì)硬件描述語(yǔ)言HDL進(jìn)行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG;

構(gòu)建模塊用于生成所述原始CDFG的特定模式子圖的多個(gè)結(jié)構(gòu)不同的功能等價(jià)子圖，并組合所述特定模式子圖的功能等價(jià)子圖以形成多個(gè)CDFG;

優(yōu)化模塊用于對(duì)所述多個(gè)CDFG進(jìn)行并行處理和優(yōu)化以同時(shí)生成多個(gè)低層次硬件電路；

選擇模塊用于從所述多個(gè)低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路；

輸出模塊用于輸出滿足集成電路設(shè)計(jì)要求的所述性能最優(yōu)的低層次硬件電路。

8.根據(jù)權(quán)利要求7所述的并行綜合系統(tǒng)，其特征在于，所述構(gòu)建模塊包括：

CDFG子圖生成單元用于對(duì)所述原始CDFG進(jìn)行特定模式子圖識(shí)別，并生成所述特定模式子圖的多個(gè)結(jié)構(gòu)不同的功能等價(jià)子圖；

超級(jí)CDFG生成單元用于基于所述原始CDFG，構(gòu)造所述特定模式子圖的所有功能等價(jià)子圖以形成超級(jí)CDFG;

組合單元用于組合所述超級(jí)CDFG中所述特定模式子圖的功能等價(jià)子圖，形成多個(gè)CDFG。

9.根據(jù)權(quán)利要求8所述的并行綜合系統(tǒng)，其特征在于，每個(gè)特定模式子圖的多個(gè)功能等價(jià)子圖以陣列形式或鏈表形式保存于所述超級(jí)CDFG中。

10.根據(jù)權(quán)利要求7至9中任一項(xiàng)所述的并行綜合系統(tǒng)，其特征在于，所述綜合是從寄存器傳輸級(jí)到物理級(jí)的綜合，所述優(yōu)化模塊包括CDFG優(yōu)化單元、門(mén)級(jí)優(yōu)化單元、物理級(jí)優(yōu)化單元，其對(duì)每個(gè)CDFG分別單獨(dú)進(jìn)行CDFG優(yōu)化、門(mén)級(jí)優(yōu)化、物理級(jí)優(yōu)化而生成單獨(dú)的物理級(jí)電路；或

所述綜合是從寄存器傳輸級(jí)到門(mén)級(jí)的綜合，所述優(yōu)化模塊包括CDFG優(yōu)化單元、門(mén)級(jí)優(yōu)化單元，其對(duì)每個(gè)CDFG分別單獨(dú)進(jìn)行CDFG優(yōu)化、門(mén)級(jí)優(yōu)化而生成單獨(dú)的門(mén)級(jí)電路；

此外，所述構(gòu)建模塊對(duì)所述特定模式子圖的功能等價(jià)子圖的組合是與選擇刪減相結(jié)合的窮舉組合，其中，所述選擇刪減為兩級(jí)選擇刪減，第一級(jí)刪減是只生成具有物理級(jí)實(shí)現(xiàn)時(shí)特定電路硬件的特定模式子圖的功能等價(jià)子圖，第二級(jí)刪減是在組合所述特定模式子圖的功能等價(jià)子圖前分析過(guò)濾掉綜合性能明顯差于原始特定模式子圖的功能等價(jià)子圖。