[發(fā)明專利]一種基于PD SOI 的二極管輔助觸發(fā)ESD 保護(hù)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310109113.0
• 申請(qǐng)日: 2013-03-29
• 公開(kāi)（公告）號(hào): CN103178058A
• 公開(kāi)（公告）日: 2013-06-26
• 發(fā)明（設(shè)計(jì)）人: 王忠芳;劉存生;蔣軼虎;高利軍;楊博;周鳳
• 申請(qǐng)（專利權(quán)）人: 中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 汪人和

技術(shù)領(lǐng)域

本發(fā)明屬于靜電放電（ESD）保護(hù)電路技術(shù)領(lǐng)域，涉及一種基于PD?SOI的二極管輔助觸發(fā)ESD保護(hù)結(jié)構(gòu)。?

背景技術(shù)

由于SOI?CMOS器件具有功耗低、抗干擾能力強(qiáng)、集成度高、速度快、抗輻照能力強(qiáng)、徹底消除閂鎖效應(yīng)等優(yōu)點(diǎn)，因此SOI技術(shù)在高性能VLSI、高壓、高溫、抗輻照、低壓低功耗、存儲(chǔ)器及三維集成電路等領(lǐng)域具有廣闊的應(yīng)用空間。但由于SOI技術(shù)中硅膜的厚度很薄，大大限制了體硅CMOS工藝中ESD保護(hù)結(jié)構(gòu)在SOI技術(shù)中的移植，如四層三結(jié)的SCR保護(hù)結(jié)構(gòu)、縱向二極管結(jié)構(gòu)等。同時(shí)，由于SOI器件之間完全被SiO₂隔離，而SiO₂的熱導(dǎo)率只有Si的1/100，這將加速SOI器件熱量積累，很容易導(dǎo)致過(guò)熱而失效，因此ESD保護(hù)已經(jīng)成為SOI集成電路可靠性設(shè)計(jì)的難點(diǎn)。?

GGNMOS是CMOS集成電路中應(yīng)用最為廣泛的ESD保護(hù)電路結(jié)構(gòu)之一，ESD應(yīng)力作用下其典型的TLP(Transmission?Line?Pulse，TLP)測(cè)試I-V特性曲線如圖1所示，為了達(dá)到保護(hù)內(nèi)部電路和獲得更高的ESD保護(hù)能力的目的，通常要求：（1）開(kāi)啟電壓Vt1和二次擊穿電壓Vt2小于柵氧擊穿電壓；（2）二次擊穿電壓Vt2大于開(kāi)啟電壓Vt1，以保證在二次擊穿之前，多個(gè)并聯(lián)的叉指管都能夠被觸發(fā)，提高ESD保護(hù)能力。?

隨著集成電路工藝節(jié)點(diǎn)的不斷縮小，特別是在深亞微米和納米工藝節(jié)點(diǎn)，多晶硅柵氧化層的厚度越來(lái)越薄，結(jié)深越來(lái)越淺，MOS管中漏和襯底的PN結(jié)反向擊穿電壓下降的速度比柵氧化層擊穿電壓的速度要快很多，就存在GGNMOS尚未開(kāi)啟而內(nèi)部電路的柵氧化層已經(jīng)擊穿的危險(xiǎn)，因此，降低GGNMOS的開(kāi)啟電壓Vt1，使其小于內(nèi)部柵氧化層的擊穿電壓就顯得頗為眉睫。同時(shí)降低開(kāi)啟電壓Vt1，使其小于二次擊穿電壓Vt2，以保證多個(gè)并聯(lián)叉?指管的均勻?qū)ǎ岣逧SD保護(hù)能力。?

通常采用的降低開(kāi)啟電壓Vt1的方法有柵耦合技術(shù)和襯底觸發(fā)技術(shù)，但柵耦合技術(shù)存在“觸發(fā)死區(qū)”和“誤觸發(fā)”現(xiàn)象，同時(shí)耦合電路采用的電容和電阻會(huì)大大增加芯片面積。而襯底觸發(fā)技術(shù)中的觸發(fā)電路在ESD應(yīng)力下，存在熱載流子效應(yīng)和柵氧化層可靠性問(wèn)題。?

在PD?SOI工藝中，埋層氧化物的存在限制了體硅工藝中諸多行之有效的ESD保護(hù)結(jié)構(gòu)，如縱向二極管、SCR和厚場(chǎng)氧晶體管（TFO）等，而GGNMOS則是已被證明非常有效的ESD保護(hù)結(jié)構(gòu)，如果在PD?SOI工藝中進(jìn)行使用，若使用條形柵，由于“鳥(niǎo)嘴”效應(yīng)帶來(lái)的邊緣漏電在輻照條件下回非常大，如果采用H型柵結(jié)構(gòu)，其體接觸在兩端，而單根保護(hù)管的尺寸非常寬，浮體效應(yīng)會(huì)比較嚴(yán)重，在正常工作情況下保護(hù)管的源漏之間的漏電可能會(huì)比較大。?

發(fā)明內(nèi)容

本發(fā)明解決的問(wèn)題在于提供一種基于PD?SOI的二極管輔助觸發(fā)ESD保護(hù)電路，能夠降低開(kāi)啟電壓，同時(shí)又能保證ESD保護(hù)結(jié)構(gòu)在輻照條件下漏電小。?

本發(fā)明是通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)：?

一種基于PD?SOI的二極管輔助觸發(fā)ESD保護(hù)電路，包括隔離氧化層和柵極，柵極為條形柵結(jié)構(gòu)，由柵極氧化層上生長(zhǎng)多晶硅poly層組成；柵極一側(cè)為漏區(qū)，柵極另一側(cè)為源區(qū)；?

漏區(qū)包括N+注入和P+注入，P+注入設(shè)在漏端邊側(cè)和中間，P+注入?yún)^(qū)域不引出，漏端P+注入?yún)^(qū)域覆蓋有SAB層；P+注入之間為N+注入，N+注入穿通漏區(qū)的隔離氧化層；并對(duì)漏端N+和P+注入?yún)^(qū)域靠近柵極端覆蓋SAB層；?

源區(qū)包括連接形成體接觸的N+注入和P+注入，N+注入和P+注入相互間隔，其中源區(qū)兩側(cè)為N+注入，P+注入位置與漏區(qū)的N+注入的中間位置對(duì)齊，N+注入深度為隔離氧化層的1/3～1/2，P+注入與N+注入的寬度比為?1:10～1:5。?

所述的隔離氧化層為SiO₂層，隔離氧化層還包覆外周。?

所述的漏區(qū)SAB層將漏區(qū)P+注入覆蓋，同時(shí)將N+注入和P+注入靠近柵極的部分進(jìn)行覆蓋，以形成鎮(zhèn)流電阻；SAB層的寬度為1μm～5μm。?

所述的漏區(qū)的P+注入和N+注入形成P+N+二極管，輔助寄生的NPN管導(dǎo)通進(jìn)行電流泄放，N+注入和P+注入的間距根據(jù)所需開(kāi)啟電壓的大小進(jìn)行調(diào)節(jié)。?

所述的漏區(qū)的P+注入的寬度為0.5μm～3μm。?

所述的源區(qū)的N+注入和P+注入在進(jìn)行硅化物工藝時(shí)短接在一起以形成體接觸。?

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：?