[發(fā)明專利]一種DDR控制器及請求調(diào)度方法

有效

• 申請?zhí)枺?/td>: 201310096014.3
• 申請日: 2013-03-22
• 公開（公告）號: CN103198856A
• 公開（公告）日: 2013-07-10
• 發(fā)明（設(shè)計(jì)）人: 王穎偉;馮波;張睿
• 申請（專利權(quán)）人: 烽火通信科技股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京捷誠信通專利事務(wù)所(普通合伙) 11221
• 代理人: 魏殿紳;龐炳良

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字集成電路DDR控制器設(shè)計(jì)領(lǐng)域，具體說是一種DDR控制器及請求調(diào)度方法。所述DDR指DDR2/3（DDR2或DDR3）。

背景技術(shù)

隨著計(jì)算機(jī)系統(tǒng)的迅速發(fā)展，現(xiàn)代計(jì)算機(jī)系統(tǒng)越來越受主存儲器性能的限制。處理器的性能以每年60％的速度在增長，而主存儲器芯片帶寬僅僅以每年10％的速度在增長。在速度方面，主存儲器和處理器一直保持了大約一個數(shù)量級的差距。為使主存儲器帶寬能夠匹配處理器性能所花費(fèi)的代價(jià)越來越大，計(jì)算機(jī)系統(tǒng)設(shè)計(jì)者必須盡力去縮小處理器和主存儲器之間的性能差距。

DDR2/3控制器的請求調(diào)度方法就是對主存儲器訪問的相關(guān)操作進(jìn)行合理調(diào)度的技術(shù)，通過該調(diào)度縮短訪存時(shí)間，從而達(dá)到提高主存儲器帶寬的目的。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明的目的在于提供一種DDR控制器及請求調(diào)度方法，應(yīng)用于高速通信系統(tǒng)傳輸芯片設(shè)計(jì)中數(shù)據(jù)的存儲及轉(zhuǎn)發(fā)，相比較傳統(tǒng)控制器，采用基于DRAM結(jié)構(gòu)特性的請求調(diào)度，大大降低請求的延遲，提高傳輸時(shí)數(shù)據(jù)總線的利用率，相同配置下可以得到更大總線帶寬。

為達(dá)到以上目的，本發(fā)明采取的技術(shù)方案是：

一種DDR控制器，其特征在于，包括：AHB接口適配模塊10，若干客戶請求發(fā)送模塊11，客戶接口模塊12，端口調(diào)度模塊13，BANK調(diào)度模塊14，解釋模塊15，PUB_PHY適配模塊16，DDR2/3PHY模塊17，DDR2/3器件18，接口數(shù)據(jù)緩存模塊19，數(shù)據(jù)處理模塊20，微機(jī)口配置模塊21，時(shí)鐘管理模塊22；

AHB接口適配模塊10完成將AHB總線上的請求轉(zhuǎn)換到DDR控制器設(shè)計(jì)的私有接口，并將轉(zhuǎn)換后的請求輸出到客戶接口模塊12；

客戶請求發(fā)送模塊11完成客戶請求適配到DDR控制器設(shè)計(jì)的私有接口，并將轉(zhuǎn)換后的請求輸出到客戶接口模塊12；

客戶接口模塊12完成應(yīng)用客戶請求吸收和數(shù)據(jù)交換，客戶地址到DDR地址的映射，讀寫請求地址分配和回收，并具有分配地址檢錯保護(hù)能力，讀、寫請求順序響應(yīng)功能，客戶時(shí)鐘域與DDR3C核心控制層時(shí)鐘域的相互切換功能；

端口調(diào)度模塊13，其完成根據(jù)不同端口配置的請求的優(yōu)先級對請求的執(zhí)行順序進(jìn)行調(diào)度，將請求根據(jù)端口優(yōu)先級順序輸出給BANK調(diào)度模塊14；

BANK調(diào)度模塊14完成根據(jù)請求的BANK地址及讀寫類型來進(jìn)行請求順序的調(diào)整，輸出給下游解釋模塊15，目的是盡可能的將相同BANK地址的請求分散開，將相同讀寫類型的請求連續(xù)起來，從而使下游解釋模塊的解釋命令效率更高；

解釋模塊15，主要完成維持DRAM的刷新、對業(yè)務(wù)的讀寫請求進(jìn)行命令調(diào)度，按照DDR2/3協(xié)議將仲裁后的客戶讀、寫請求解釋為DRAM命令，完成請求業(yè)務(wù)的分割，完成DDR自刷新模式及省電模式功能；

PUB_PHY適配模塊16主要完成控制器輸出的DRAM命令和讀、寫數(shù)據(jù)與不同廠家DDR-PHY的適配；其實(shí)現(xiàn)DRAM的初始化及通過微機(jī)口來對DRAM進(jìn)行測試的功能；

DDR2/3PHY模塊17完成DDR控制器和DDR2/3器件18之間的連接，進(jìn)行電氣信號的轉(zhuǎn)換、寫電平校準(zhǔn)、讀數(shù)據(jù)采集和讀取數(shù)據(jù)偏移校正等工作；

接口數(shù)據(jù)緩存模塊19緩存接口發(fā)來的讀寫數(shù)據(jù)；

數(shù)據(jù)處理模塊20包括讀數(shù)據(jù)處理模塊201和寫數(shù)據(jù)處理模塊202兩部分，在讀/寫接口緩沖的數(shù)據(jù)讀取/寫入過程，基于每次分割后的列動作，產(chǎn)生接口緩沖的讀/寫信息，計(jì)算命令到數(shù)據(jù)的整個路徑延時(shí)；

微機(jī)口配置模塊21通過微機(jī)口來配置控制器需要使用的各種參數(shù)配置，以滿足不同應(yīng)用需求；

時(shí)鐘管理模塊22提供設(shè)計(jì)所需要的時(shí)鐘源。

在上述技術(shù)方案的基礎(chǔ)上，所述客戶請求發(fā)送模塊11根據(jù)客戶要求支持讀寫合一端口、單獨(dú)寫端口或單獨(dú)讀端口。

在上述技術(shù)方案的基礎(chǔ)上，客戶接口模塊12具有自檢功能，在沒有客戶請求的情況下能發(fā)出一系列具有校驗(yàn)性質(zhì)的讀寫請求。

在上述技術(shù)方案的基礎(chǔ)上，端口調(diào)度模塊13作為仲裁調(diào)度模塊，其在遇到相同優(yōu)先級下采用輪詢調(diào)度的方法，保證高優(yōu)先級端口請求的延遲較短，得到更大的總線帶寬。

在上述技術(shù)方案的基礎(chǔ)上，所述DDR控制器的各模塊完全以硬件FPGA形式實(shí)現(xiàn)。

一種DDR控制器的請求調(diào)度方法，其特征在于，包括以下步驟：