[發(fā)明專利]用于DRAM的分級(jí)省電電路及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310088815.5
• 申請(qǐng)日: 2013-03-19
• 公開(kāi)（公告）號(hào): CN103198858B
• 公開(kāi)（公告）日: 2017-04-19
• 發(fā)明（設(shè)計(jì)）人: 亞歷山大;王嵩
• 申請(qǐng)（專利權(quán)）人: 西安紫光國(guó)芯半導(dǎo)體有限公司
• 主分類號(hào): G11C11/4063
• 分類號(hào): G11C11/4063
• 代理公司: 西安智邦專利商標(biāo)代理有限公司61211
• 代理人: 陳廣民

1.一種用于DRAM的分級(jí)省電電路，包括依次連接的接收器、延時(shí)鎖相器DLL、時(shí)鐘樹(shù)電路、離線驅(qū)動(dòng)器OCD以及用于管理所述延時(shí)鎖相器DLL的DLL管理器，其特征在于：所述延時(shí)鎖相器DLL與時(shí)鐘樹(shù)電路之間包括內(nèi)部時(shí)鐘管理電路，所述內(nèi)部時(shí)鐘管理電路包括與非門(mén)、與門(mén)、觸發(fā)器，觸發(fā)器的輸出作為時(shí)鐘使能信號(hào)，同時(shí)觸發(fā)器的輸出和讀指令共同作為與非門(mén)的輸入，與非門(mén)的輸出和DRAM省電激活指令共同作為與門(mén)的輸入，與門(mén)的輸出作為觸發(fā)器的輸入。

2.一種用于DRAM的分級(jí)省電方法，其特征在于：包括以下步驟：

1】DRAM處于上電完成，等待指令狀態(tài)；內(nèi)部時(shí)鐘管理電路將使得時(shí)鐘樹(shù)電路所服務(wù)的相關(guān)邏輯控制電路處于全關(guān)狀態(tài)；

2】激活DRAM的字線；內(nèi)部時(shí)鐘管電路將使得時(shí)鐘樹(shù)電路所服務(wù)的相關(guān)邏輯控制電路處于半頻率狀態(tài)；

3】激活DRAM的位線暨讀指令發(fā)送；內(nèi)部時(shí)鐘管電路將使得時(shí)鐘樹(shù)電路所服務(wù)的相關(guān)邏輯控制電路處于全頻率狀態(tài)；

4】等待讀數(shù)據(jù)傳出；內(nèi)部時(shí)鐘管理電路將使得時(shí)鐘樹(shù)電路所服務(wù)的相關(guān)邏輯控制電路處于半頻率狀態(tài)；

5】預(yù)充使得DRAM回到等待模式；內(nèi)部時(shí)鐘管理電路將使得時(shí)鐘樹(shù)電路所服務(wù)的相關(guān)邏輯控制電路處于全關(guān)狀態(tài)。