[發明專利]存儲、模擬和數字功能分離的三維存儲器

有效

• 申請號: 201310080698.8
• 申請日: 2013-03-13
• 公開（公告）號: CN103633092A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 張國飆
• 申請（專利權）人: 成都海存艾匹科技有限公司
• 主分類號: H01L27/10
• 分類號: H01L27/10;G06F11/10
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路存儲器領域，更確切地說，涉及三維存儲器（3D-M）。

背景技術

三維存儲器（3D-M）是一種單片（monolithic）半導體存儲器，它含有多個相互堆疊的存儲層。3D-M包括三維只讀存儲器（3D-ROM）和三維隨機讀取存儲器（3D-RAM）。3D-ROM可以進一步劃分為三維掩膜編程只讀存儲器（3D-MPROM）和三維電編程只讀存儲器（3D-EPROM）。基于其編程機制，3D-M可以含有memristor、resistive?random-access?memory（RRAM或ReRAM）、phase-change?memory（PCM）、programmable?metallization?memory（PMM）、或conductive-bridging?random-access?memory（CBRAM）。

美國專利5,835,396披露了一種3D-M，即3D-ROM。如圖1A所示，3D-M芯片20含有一襯底層0K及多個堆疊于襯底層0K上并相互堆疊的存儲層16A、16B。襯底層0K含有晶體管0t及其互連線0i。其中，晶體管0t形成在半導體襯底0中；互連線0i含有襯底金屬層0M1、0M2，它位于襯底0上方，但位于最低存儲層16A下方。存儲層（如16A）通過接觸通道孔（如1av）與襯底層0K耦合。

每個存儲層（如16A）含有多條頂地址線（如2a）、底地址線（如1a）和存儲元（如5aa）。存儲元可以采用二極管、晶體管或別的器件。在各種存儲元中，采用二極管的存儲元尤其重要：其面積最小，僅為4F²（F為最小特征尺寸）。二極管存儲元一般形成在頂地址線和底地址線的交叉點處，從而構成一交叉點（cross-point）陣列。這里，二極管泛指任何具有如下特征的二端器件：當其外加電壓的數值小于讀電壓或外加電壓的方向與讀電壓相反時，其電阻遠大于其在讀電壓下的電阻。二極管的例子包括半導體二極管（如p-i-n硅二極管等）和金屬氧化物二極管（如氧化鈦二極管、氧化鎳二極管等）等。

存儲層16A、16B構成至少一三維存儲陣列16，而襯底層0K則含有三維存儲陣列16的周邊電路。其中，一部分周邊電路位于三維存儲陣列下方，它們被稱為陣列下周邊電路；另一部分周邊電路位于三維存儲陣列外邊，它們被稱為陣列外周邊電路18。由于陣列外周邊電路18上方的空間17不含有存儲元，該空間實際上被浪費了。

美國專利7,388,476披露了一種集成3D-M芯片20，它能直接使用由主機提供的電源電壓23，并直接與主機交換地址/數據27。這里，主機是直接使用該芯片20的設備，主機使用的地址/數據27是邏輯地址/數據。

如圖1B所示，集成3D-M芯片20含有一3D-M核心區域22和一中間電路區域28。3D-M核心區域22含有多個三維存儲陣列（如22aa、22ay）及其解碼器（如24、24G）。這些解碼器24包括本地解碼器24和整體解碼器24G。其中，本地解碼器24對單個三維存儲陣列的地址/數據進行解碼，整體解碼器24G將整體地址/數據25解碼至單個三維存儲陣列中。注意到，3D-M核心區域22的地址/數據25是物理地址/數據。

中間電路區域28含有介于3D-M核心區域22和主機之間的中間電路。中間電路28為3D-M核心區域22與主機之間實現電壓、數據、地址轉換。例如，它將電源電壓23轉換成讀電壓V_R或/和寫（編程）電壓V_W，將邏輯地址/數據27與物理地址/數據25相互轉換。中間電路28含有讀/寫電壓產生器21和地址/數據轉換器29。其中，讀/寫電壓產生器21括帶隙基準電路（精確基準電壓源）21B、讀電壓產生器21R和電荷泵21W（參考美國專利6,486,728）。地址/數據轉換器29包括錯誤檢驗和校正電路（ECC）29E、頁寄存器29P和智能寫控制器29W等。ECC電路29E對從三維存儲陣列中讀出的數據進行ECC解碼，同時進行錯誤檢驗和校正（參考美國專利6,591,394）；頁寄存器29P在主機和三維存儲陣列之間起臨時存儲數據的功能，它還能對數據進行ECC編碼（參考美國專利8,223,525）；智能寫控制器29W在編程過程中監控寫錯誤，一旦寫錯誤發生，則啟動自修復機制以將數據寫入到冗余行中（參考美國專利7,219,271）。現有技術的集成3D-M芯片20在芯片內部實現電壓、數據、地址轉換。