[發明專利]一種SRAM型FPGA同步開關噪聲驗證方法

有效

• 申請號: 201310078268.2
• 申請日: 2013-03-12
• 公開（公告）號: CN103197159A
• 公開（公告）日: 2013-07-10
• 發明（設計）人: 陳少磊;高媛;王文炎;張磊;張洪偉;江理東
• 申請（專利權）人: 中國空間技術研究院
• 主分類號: G01R29/26
• 分類號: G01R29/26
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 安麗

技術領域

本發明涉及一種SRAM型FPGA同步開關噪聲驗證方法，屬于FPGA的應用驗證技術領域。

背景技術

隨著半導體技術的發展，SRAM型FPGA的集成度不斷增高。從而，一方面FPGA的I/O端口不斷增多且分布更加密集，使得I/O之間更加容易相互干擾；另一方面由于功耗及散熱的原因，FPGA的工作電壓變低，使得I/O對干擾更加敏感。而當前的高性能FPGA系統設計中，FPGA的I/O在較低的電壓條件下，經常有數以百計的I/O在同時并行的發生變換，極容易產生同步開關噪聲。因此，同步開關噪聲對于系統設計的影響至關重要。

發明內容

本發明的技術解決問題是：克服現有技術的不足，提供了一種SRAM型FPGA同步開關噪聲驗證方法。

本發明的技術解決方案是：

一種SRAM型FPGA同步開關噪聲驗證方法，包括單個I/O-BANK中最大同步開關數量驗證、不同I/O-BANK間同步開關噪聲的相互影響驗證和同步開關噪聲的影響因素驗證；

所述單個I/O-BANK中最大同步開關數量驗證包括如下步驟：

(1)選取SRAM型FPGA的一個I/O-BANK；

(2)將此I/O-BANK內與地管腳相鄰的一個I/O管腳配置為靜態低電平電壓，作為被干擾線；

(3)將此I/O-BANK內的其它I/O端口配置為LVTTL協議下的同步開關輸出，設定同步開關的翻轉頻率以保證相鄰的兩次翻轉之間無相互影響；

(4)配置SRAM型FPGA的內部邏輯，使I/O-BANK內I/O端口翻轉個數從0到最大端口數周期性的逐一變化；

(5)使用示波器實時檢測被干擾線上的噪聲大小，記錄噪聲幅度第一次超過LVTTL協議下最高低電平電壓時的同步開關個數；

(6)將步驟(2)中的被干擾線配置為靜態高電平電壓，執行步驟(3)～(4)；

(7)使用示波器實時檢測被干擾線上的噪聲大小，記錄噪聲幅度低于LVTTL協議下最低高電平電壓的同步開關個數；

(8)將此I/O-BANK內與輸出驅動電壓管腳相鄰的I/O管腳配置為靜態低電平電壓，作為被干擾線，執行步驟(3)～(5)；

(9)將步驟(8)中的被干擾線配置為靜態高電平電壓，依次執行步驟(3)、步驟(4)及步驟(7)；

(10)選擇其它的I/O-BANK，重復執行步驟(2)～(9)，完成單個I/O-BANK中最大同步開關數量的驗證；

所述不同I/O-BANK間同步開關噪聲的相互影響驗證包括如下步驟：

(a)選擇SRAM型FPGA中的一個I/O-BANK；

(b)將其它各個I/O-BANK內與地管腳相鄰的一個I/O管腳配置為靜態低電平電壓，作為被干擾線；

(c)將所述選擇的I/O-BANK內的I/O端口配置為LVTTL協議下的同步開關輸出，設定同步開關的翻轉頻率以保證相鄰的兩次翻轉之間無相互影響；

(d)配置SRAM型FPGA的內部邏輯，使I/O-BANK內I/O端口翻轉個數從0到最大端口數周期性的逐一變化；

(e)使用示波器實時檢測被干擾線上的噪聲大小，記錄各個I/O-BANK內的噪聲幅度；

(f)將步驟(b)中的被干擾線配置為靜態高電平電壓，執行步驟(c)～(e)；

(g)將其它I/O-BANK內與輸出驅動電壓管腳相鄰的管腳配置為靜態低電平信號，作為被干擾線，執行(c)～(e)

(h)將(g)中的被干擾線配置為靜態高電平信號，執行(c)～(e)；

(i)對于剩余的I/O-BANK均重復執行(b)～(h)，完成不同I/O-BANK間同步開關噪聲的相互影響的驗證；

所述同步開關噪聲的影響因素驗證包括如下步驟：

(aa)在每個I/O-BANK內選擇一個I/O管腳，配置為靜態低電平電壓，作為被干擾線；

(bb)將所有I/O-BANK內的其它管腳配置為LVTTL協議下的同步開關輸出，通過內部邏輯控制輸出，逐一增加輸出翻轉的個數；

(cc)調整干擾線的輸出翻轉速率，分別測量同步開關噪聲的大小；

(dd)調整同步開關的翻轉頻率，分別在翻轉頻率為20MHz、40MHz、50MHz、80MHz、100MHz的條件下測量同步開關噪聲的大小；

(ee)調整同步開關的負載電容大小，分別在負載電容為34pf、68pf、90pf、180pf的條件下測量同步開關噪聲的大小；