[發明專利]一種減小浮柵存儲器位線漏電流的方法及其裝置在審

申請號：	201310077020.4	申請日：	2013-03-11
公開（公告）號：	CN104051005A	公開（公告）日：	2014-09-17
發明（設計）人：	舒清明;蘇志強;張君宇	申請（專利權）人：	北京兆易創新科技股份有限公司
主分類號：	G11C16/06	分類號：	G11C16/06
代理公司：	北京品源專利代理有限公司 11332	代理人：	馬曉亞
地址：	100083 北京市海淀***	國省代碼：	北京;11
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摘要：
搜索關鍵詞：	一種減小存儲器漏電方法及其裝置
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【說明書】：

技術領域

本發明涉及數據存儲技術領域，尤其涉及一種減小浮柵存儲器位線漏電流的方法及其裝置。

背景技術

浮柵存儲器由于具有非易失性、可電擦除/編程，并且成本較低的特點，因此得到廣泛的應用。目前主流的浮柵存儲器EEPROM、NAND?Flash和NOR?Flash。

浮柵存儲器的工藝基礎是CMOS工藝，因此浮柵存儲器與其他CMOS集成電路一樣經歷了特征尺寸不斷縮小的過程。在這個過程中，存儲單元面積不斷縮小，帶來了存儲容量和存儲密寬的不斷提高。而封裝技術的進步，多芯片封裝技術（MutiChip?Package,MCP）的采用，使得浮柵存儲器的單片容量進一步增長。在特征尺寸縮小的同時，出現了在一個存儲單元上存儲多位數據，進一步提高了存儲的容量。

浮柵存儲器中存在著編程、讀取以及驗證等操作模式，在這幾種操作模式中，都會出現選中單元的耦合影響未選中單元，使未選中單元處于微弱開啟狀態，增加位線方向的漏電流。

現有技術中，浮柵存儲器操作模式如圖1所示，浮柵存儲器的存儲陣列中，各字線WL連接各存儲字中各存儲單元晶體管的柵端，各位線BL連接各存儲位中各存儲單元晶體管的漏端，源端連按著浮柵存儲器的P阱中所有存儲單元晶體管的源端。浮柵存儲器操作原理為：對于選中的單元，在其字線WL上和位線BL上均施加相應的電壓；而對于未選中單元，在WL上施加一個0電壓，位線BL浮空；所有單元的源端共同接到一起，并與陣列所在的P阱（P-well）相連接共同接地。

這種傳統的操作方法存在一定缺陷，由于耦合作用，未選中單元的浮柵會受到相鄰選中單元字線WL和位線BL電壓的影響，上升到一個正電位，使得未選中單元處于微弱導通狀態，增加位線BL漏電流，在芯片密度顯著提高后，這種效應愈加明顯，在加大系統功耗的同時降低了讀取以及驗證操作的準確度，甚至影響芯片可靠性。

發明內容

本發明的目的在于提出一種減小浮柵存儲器位線漏電流的方法及其裝置，使其能夠提高存儲器的精度的同時增加芯片的可靠性。

為達此目的，本發明采用以下技術方案：

一種減小浮柵存儲器位線漏電流的方法，包括：在對浮柵存儲器的存儲陣列進行操作時，在選中的存儲單元的字線上施加相應的操作電壓，在未選中存儲單元的字線上施加一個負電壓，其中所述操作包括編程、讀取和/或驗證。

進一步地，所述負電壓小于0伏且大于負3伏。

進一步地，所述負電壓為負1伏。

根據本發明的同一構思，本發明還提供了一種減小浮柵存儲器位線漏電流的裝置，包括電壓施加單元，用于在對浮柵存儲器的存儲陣列進行操作時，在選中的存儲單元的字線上施加相應的操作電壓，在未選中存儲單元的字線上施加一個負電壓，其中所述操作包括編程、讀取和/或驗證。

進一步地，所述負電壓小于0伏且大于負3伏。

進一步地，所述負電壓為負1伏。

根據本發明的同一構思，本發明還提供了一種浮柵存儲器，包括如上所述的減小浮柵存儲器位線漏電流的裝置。

本發明通過在未選中存儲單元的字線上施加一個負電壓，相對于傳統存儲器操作方法，能減小編程、讀取以及各種驗證操作時選中單元對于相鄰未選中單元的耦合影響，能減小位線BL漏電流和系統功耗，可提升讀取、驗證的準確性，能提高精度并增加芯片的可靠性。