[發明專利]半導體裝置的制造方法

有效

• 申請號: 201310075119.0
• 申請日: 2013-03-08
• 公開（公告）號: CN103311127B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 齋藤直人
• 申請（專利權）人: 精工半導體有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 李輝,黃綸偉

1.一種半導體裝置的制造方法，其特征在于，該半導體裝置的制造方法包括以下工序：

在第1導電型的半導體襯底上形成第2導電型的埋層；

在所述埋層上形成第2導電型的外延層；

從所述第2導電型的外延層的表面到一定的深度，形成第1導電型的體區域；

除去構成所述體區域的表面的半導體材料，在凸型觸點區域的周圍形成淺溝槽；

形成從所述淺溝槽的表面的一部分到所述第2導電型的外延層內的深溝槽區域；

在所述深溝槽區域的內壁形成柵絕緣膜；

與所述柵絕緣膜相接地由多晶硅填充所述深溝槽區域內；

在所述體區域的表面的所述淺溝槽內形成第2導電型的源區域；

在所述體區域的表面的所述凸型觸點區域形成第1導電型的體接觸區域；以及

形成連接所述源區域和所述體接觸區域的硅化物層，

所述凸型觸點區域的表面全部是所述體接觸區域，與所述源區域的表面一起被所述硅化物層覆蓋。

2.根據權利要求1所述的半導體裝置的制造方法，其特征在于，

所述淺溝槽的深度在200nm～600nm的范圍內。

3.根據權利要求1所述的半導體裝置的制造方法，其特征在于，

形成所述淺溝槽的工序由形成LOCOS氧化膜的工序和除去該LOCOS氧化膜的工序構成。

4.根據權利要求3所述的半導體裝置的制造方法，其特征在于，

所述LOCOS氧化膜的膜厚在50nm～150nm的范圍內。

5.一種半導體裝置的制造方法，其特征在于，該半導體裝置的制造方法包括以下工序：

在第1導電型的半導體襯底上形成第2導電型的埋層；

在所述埋層上形成第2導電型的外延層；

在所述外延層的表面的特定區域形成用于作為凹型觸點區域的淺溝槽；

以與所述外延層的表面的距離固定的方式，形成第1導電型的體區域，該第1導電型的體區域在沒有所述凹型觸點區域的平坦區域下淺，在所述凹型觸點區域下深，并朝向所述埋層突出；

在所述平坦區域形成從所述體區域的表面到所述外延層內的深溝槽；

在所述深溝槽區域的內壁形成柵絕緣膜；

與所述柵絕緣膜相接地由多晶硅填充所述深溝槽區域內；

在所述體區域表面的所述平坦區域形成第2導電型的源區域；

沿著所述體區域的表面的所述凹型觸點區域形成第1導電型的體接觸區域；以及

形成連接所述源區域和所述體接觸區域的硅化物層，

所述凹型觸點區域的表面全部是所述體接觸區域，與所述源區域的表面一起被所述硅化物層覆蓋。

6.根據權利要求5所述的半導體裝置的制造方法，其特征在于，

所述淺溝槽的深度在200nm～600nm的范圍內。

7.根據權利要求5所述的半導體裝置的制造方法，其特征在于，

形成所述淺溝槽的工序由形成LOCOS氧化膜的工序和除去該LOCOS氧化膜的工序構成。

8.根據權利要求7所述的半導體裝置的制造方法，其特征在于，

所述LOCOS氧化膜的膜厚在50nm～150nm的范圍內。