[發明專利]具有無結垂直柵晶體管的半導體器件及其制造方法

有效

• 申請號: 201310070019.9
• 申請日: 2013-03-05
• 公開（公告）號: CN103311249B
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 文正敏;金泰均;李錫熙
• 申請（專利權）人: 愛思開海力士有限公司;韓國科學技術院
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242;H01L21/334
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 俞波,許偉群

1.一種半導體器件，包括：

有源柱體，所述有源柱體從襯底垂直地突出，并且包括第一雜質區、所述第一雜質區之上的第二雜質區、以及所形成的所述第二雜質區之上的第三雜質區；

柵電極，所述柵電極形成在所述第二雜質區的側壁之上；以及

位線，所述位線沿著與所述柵電極相交的方向排列，并與所述第一雜質區接觸；

其中，所述第一雜質區、所述第二雜質區和所述第三雜質區包括相同極性的雜質。

2.如權利要求1所述的半導體器件，其中，所述第一雜質區、所述第二雜質區和所述第三雜質區中的每個具有范圍從8×10¹⁸原子/cm³至3×10¹⁹原子/cm³的雜質濃度。

3.如權利要求1所述的半導體器件，其中，所述第一雜質區、所述第二雜質區和所述第三雜質區具有相同的雜質濃度。

4.如權利要求1所述的半導體器件，其中，所述第一雜質區是漏極區，所述第二雜質區是體區，所述第三雜質區是源極區。

5.如權利要求1所述的半導體器件，其中，所述柵電極圍繞所述第二雜質區的側壁。

6.如權利要求1所述的半導體器件，其中，所述位線與所述第一雜質區的側壁接觸，且形成在所述襯底之上。

7.如權利要求1所述的半導體器件，其中，所述位線形成在襯底中且位于所述第一雜質區之下，其中所述位線與所述第一雜質區的底部接觸。

8.如權利要求7所述的半導體器件，所述器件還包括：形成在所述襯底和所述位線之間的絕緣層。

9.如權利要求1所述的半導體器件，其中，所述襯底是硅Si襯底，所述有源柱體包括N型雜質。

10.如權利要求1所述的半導體器件，其中，所述襯底是鍺硅SiGe襯底、鍺Ge襯底、III-V族化合物半導體襯底中的任意一個，或者是鍺硅SiGe襯底、鍺Ge襯底、III-V族化合物半導體襯底的組合，所述有源柱體包括P型雜質。

11.如權利要求1所述的半導體器件，其中，所述襯底具有納米結構，其中所述納米結構包括納米線結構、納米帶結構、以及納米線結構和納米帶結構的組合中的任意一個。

12.如權利要求1所述的半導體器件，所述器件還包括：

柵絕緣層；

其中所述柵絕緣層包括：

垂直絕緣部分，所述垂直絕緣部分形成在所述柵電極和所述第二雜質區之間；以及

水平絕緣部分，所述水平絕緣部分接觸到所述垂直絕緣部分的下部且形成在所述第一雜質區和所述柵電極之間；

其中，所述水平絕緣部分比所述垂直絕緣部分更厚。

13.一種制造半導體器件的方法，包括：

形成多個有源柱體，每個有源柱體具有形成在襯底之上的第一雜質區和順序形成在所述第一雜質區上的第二雜質區和第三雜質區；

形成位于相鄰有源柱體之間和所述襯底之上的位線，以與所述襯底絕緣并與所述第一雜質區的第一側壁接觸；以及

在與所述位線相交的方向上在所述第二雜質區的側壁之上形成柵電極。

14.如權利要求13所述的方法，其中形成所述柵電極包括：

在所述位線之上形成絕緣層；

將所述絕緣層和所述多個有源柱體圖案化，以形成多個溝槽，每個溝槽在與所述位線相交的方向上延伸；

在所述溝槽的底表面和側壁之上形成柵絕緣層；以及

在所述柵絕緣層之上利用導電材料來形成所述柵電極，以設置在所述第二雜質區的側壁之上。

15.如權利要求13所述的方法，其中，所述形成多個有源柱體的步驟包括：

激活摻雜的第一雜質區；以及

激活摻雜的第二雜質區和第三雜質區；

其中使用原位工藝來執行對所述第一雜質區、所述第二雜質區和所述第三雜質區的摻雜。