[發明專利]具有仲裁時間錯誤修正的異步像素陣列

有效

• 申請號: 201310061680.3
• 申請日: 2013-02-27
• 公開（公告）號: CN103139495A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 徐江濤;李東盛;史再峰;高靜;姚素英
• 申請（專利權）人: 天津大學
• 主分類號: H04N5/374
• 分類號: H04N5/374;H04N5/3745;H04N17/00
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 杜文茹

1.一種具有仲裁時間錯誤修正的異步像素陣列，包括：像素陣列（1）、與所述的像素陣列（1）相連的行仲裁選擇器（2）、與行仲裁選擇器（2）相連的行地址編碼器（3）、與所述的像素陣列（1）相連的列仲裁選擇器（4）、與列仲裁選擇器（4）相連的列地址編碼器（5）和分別與像素陣列（1）、行地址編碼器（3）、列地址編碼器（5）以及外部處理模塊（7）相連的外部通信準備模塊（6），其特征在于，還設置有時間錯誤修正處理模塊（8），所述的時間錯誤修正處理模塊（8）分別連接像素陣列（1）、行地址編碼器（3）、列仲裁選擇器（4）、列地址編碼器（5）和外部通信準備模塊（6）。

2.根據權利要求1所述的具有仲裁時間錯誤修正的異步像素陣列，其特征在于，所述的像素陣列（1）的像素結構包括有依次連接的變化探測單元（11）、光強探測單元（12）和計數器（13），其中，所述的光強探測單元（12）還分別連接時間錯誤修正處理模塊（8）、行仲裁選擇器（2）、列仲裁選擇器（4）和外部通信準備模塊（6），所述的計數器（13）還連接時間錯誤修正處理模塊（8）。

3.根據權利要求1所述的具有仲裁時間錯誤修正的異步像素陣列，其特征在于，所述的時間錯誤修正處理模塊（8）包括有地址解碼器（81）和多路選擇器（82），所述的列仲裁選擇器（4）的輸出端RC分別連接地址解碼器（81）和多路選擇器（82）的控制端En，所述的行地址編碼器（3）的輸出端ROW和列地址編碼器（5）的輸出端COL均分別連接地址解碼器（81）和多路選擇器（82）的地址輸入端Address，所述的地址解碼器（81）的輸出端連接像素陣列（1）中計數器（13）的輸入端RS和CS，所述的多路選擇器（82）的輸入端連接像素陣列（1）中計數器（13）的輸出端C，所述的多路選擇器（82）的輸出端Csel連接外部通信準備模塊（6）的輸入端。