[發明專利]一種基于片上網絡的DRAM通訊優化方法

無效

• 申請號: 201310061383.9
• 申請日: 2013-02-26
• 公開（公告）號: CN103383671A
• 公開（公告）日: 2013-11-06
• 發明（設計）人: 任鵬舉;鄭南寧;劉卜;閔泰;任曉偉;楊挺;孟慶欣;葛晨陽
• 申請（專利權）人: 西安交通大學
• 主分類號: G06F13/18
• 分類號: G06F13/18;G06F15/167
• 代理公司: 西安智大知識產權代理事務所 61215
• 代理人: 弋才富

技術領域

本發明涉及計算機多核處理器體系結構，關于一種基于片上網絡通訊架構的優化設計與實現方法，特別涉及一種基于片上網絡的DRAM通訊優化方法。?

背景技術

隨著集成電路半導體工藝的發展，單芯片上將會集成越來越多的處理內核，多核芯片的出現使得傳統的處理器研究重心逐漸由追求單一內核的計算能力轉移到片上通訊能力的研究，進而充分組織和發掘多核芯片的并行處理能力。片上互連網絡(Network-on-Chip，簡稱NoC)的設計方法為多核芯片的通訊互連提供了一種有效的解決方案。?

基于片上網絡的多核系統的通訊類型主要有兩種，一種是節點之間的數據通訊，另一種是節點與片外動態隨機存儲器（Dynamic?RandomAccessMemory，簡稱DRAM）的通訊，片上節點與片外DRAM的通訊分為片內通訊與片外通訊兩部分，因為處理器的時鐘頻率和DRAM的訪問速度之間的巨大差距，構成了“存儲墻”問題。由于“存儲墻”的存在，使得片外通訊延遲很大，所以要盡量減少DRAM在片內通訊時的延遲。但上述兩種通訊類型共享通訊鏈路，會對系統的傳輸帶寬形成競爭關系。傳統的解決方法是為DRAM的?通訊預留專用的虛擬通道（VirtualChannel,簡稱VC），這樣，避免了與節點之間形成的通訊競爭，提高了DRAM的通訊性能，但該方法有一個明顯的缺點：預留專用的VC可能會使得緩存資源的利用率降低，同時也使節點間的數據通訊可用到的VC數目減少，從而使整個系統的性能降低。?

發明內容

為了克服上述現有技術的缺陷，本發明的目的在于提供一種基于片上網絡的DRAM通訊優化方法，提高了存儲器的利用率，減小了整個系統的延遲，能夠有效地改善與片外DRAM通訊的通訊質量，而且不會影響片內結點之間的通訊。?

為了達到上述目的，本發明的技術方案如下：?

一種基于片上網絡的DRAM通訊優化方法，包括以下步驟：?

步驟一、對系統結構進行優化：?

選用多端口靜態隨機存儲器Static?Random?Access?Memory,簡稱SRAM作為片上互聯網絡NoC的緩存，在SRAM上構建多個數目及深度可配置的VC，即根據VC所需的緩存容量，VC上的頭尾指針指向所需存儲空間的地址，隨著頭尾指針的移動，每個VC的大小就隨之改變；?

步驟二、對節點與DRAM通訊設定高優先級的路由方法：?

采用嚴格優先請求（Strict?Priority?Queue，簡稱SPQ）方法設定傳輸優先級，即設定節點與DRAM的通訊為最高優先級，節點間的通訊為次高優先級，發生競爭時，首先為最高優先級服務，直到其完?成，然后為次高優先級服務。?

與已有技術相比，本發明的技術效果體現在：?

1、本發明采用多端口SRAM作為輸入緩存，不僅實現了多個VC，而且可以根據通訊需要動態的分配各個VC所需的緩存資源。相比于已有技術,無需預留用于DRAM訪問的專用VC，使得系統整體性能有所增加。而且利用了多端口SRAM在每個端口都有一套相應的獨立通訊控制單元這一特點，各個端口在沒有數據沖突和依賴的情況下，通訊可以并發執行，提高了存儲器的利用率，減小了整個系統的延遲。?

2、本發明采用DRAM優先通訊方法，能夠有效地改善與片外DRAM通訊的通訊質量，而且不會影響片內結點之間的通訊。?

附圖說明

圖1是基于片上互連網絡通訊的系統構架圖，其中1-a為一種標準的基于片上互連網絡通訊系統的二維網格拓撲結構的系統示意圖；1-b為圖1-a中一個處理單元的體系結構圖；1-c為一種標準的NoC五級流水線路由器結構圖。?

圖2為四端口SRAM電路圖。?

圖3為多通道緩存邏輯端口空間分配圖，其中3-a為多端口SRAM地址空間初始分配圖；3-b為多端口SRAM動態分配圖。?

圖4為信息和包的構成圖。?

圖5為改進的路由器仲裁實現流程圖。?

具體實施方式

以下結合附圖對本發明作進一步的詳細說明。?

圖1-a為一種標準的基于片上互連網絡通訊系統的二維網格拓撲結構的系統示意圖，包括處理單元，通訊鏈路，存儲控制器。每個方形的節點表示一個處理單元，如CPU、DSP等。雙箭頭表示網絡的通訊鏈路。圖中橢圓形區域所強調的是片上網絡與DRAM的接口，這部分將片上網絡與DRAM連接起來。圖1-b是圖1-a中一個處理單元的體系結構，如圖所示，每一個處理單元包括一個處理器和對應的路由單元。?