[發明專利]溝槽式金屬氧化物半導體肖特基勢壘器件制造方法

在審

• 申請號: 201310060950.9
• 申請日: 2013-02-26
• 公開（公告）號: CN103151270A
• 公開（公告）日: 2013-06-12
• 發明（設計）人: 賈璐;樓穎穎;肖培
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/338
• 分類號: H01L21/338
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

1.一種溝槽式金屬氧化物半導體肖特基勢壘器件制造方法，其特征在于包括：

第一步驟，用于在硅襯底上形成外延層；

第二步驟，用于在外延層內形成溝槽；

第三步驟，用于在溝槽側壁及底部形成柵極氧化物層；

第四步驟，用于在溝槽中沉積多晶硅；

第五步驟，用于在外延層內形成阱區和源區；

第六步驟，用于執行熱退火，進行離子的推進再分布，同時在外延層表面形成氧化物層，并且在氧化物層上依次形成氮化硅刻蝕阻擋層和層間電介質層；

第七步驟，用于在層間電介質層上形成光刻膠層，并在光刻膠層中形成連接金屬和半導體從而形成金屬-半導體接觸的肖特基勢壘接觸孔相對應的接觸孔圖案，并且所述接觸孔圖案的尺寸小于肖特基勢壘接觸孔的期望尺寸；

第八步驟，用于利用形成圖案的光刻膠層為掩模執行垂直向下的干法刻蝕，從而刻蝕部分層間電介質層，以形成未貫穿層間電介質層的接觸孔凹槽；

第九步驟，用于各向同性地對層間電介質層進一步執行濕法刻蝕，從而使未貫穿層間電介質層的接觸孔凹槽貫穿層間電介質層。

2.根據權利要求1所述的溝槽式金屬氧化物半導體肖特基勢壘器件制造方法，其特征在于，在第六步驟中，所形成的氮化硅刻蝕阻擋層的厚度范圍介于50A-100A之間。