[發(fā)明專利]一種快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201310060087.7
• 申請(qǐng)日: 2013-02-26
• 公開（公告）號(hào): CN103152155A
• 公開（公告）日: 2013-06-12
• 發(fā)明（設(shè)計(jì)）人: 劉曉露
• 申請(qǐng)（專利權(quán)）人: 杭州開鼎科技有限公司
• 主分類號(hào): H04L7/033
• 分類號(hào): H04L7/033
• 代理公司: 杭州九洲專利事務(wù)所有限公司 33101
• 代理人: 翁霽明

技術(shù)領(lǐng)域

本發(fā)明涉及的是一種串行輸入數(shù)據(jù)的快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法。

背景技術(shù)

同步技術(shù)在數(shù)字通信系統(tǒng)中，是非常重要的技術(shù)；位同步是最基本的同步技術(shù)，位同步時(shí)鐘信號(hào)不僅用于對(duì)輸入碼元信號(hào)的監(jiān)測(cè)保證收發(fā)同步，而且在對(duì)獲取禎同步，群同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理過程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)的同步時(shí)鐘。

隨著現(xiàn)代電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)趨于模塊化，小型化，芯片化，因此如何實(shí)現(xiàn)同步系統(tǒng)的模塊化和芯片化是急需解決的問題。

在數(shù)字通信中，通常直接從接收到的數(shù)字信號(hào)中提取位同步信號(hào)，這種直接法按其提取同步信號(hào)的方式，大致可分為濾波法和鎖相法，其中鎖相法是指利用鎖相環(huán)來提取位同步信號(hào)的方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的不足，而提供一種基于鎖相環(huán)的位同步提取方法，能夠比較快速地提取位同步時(shí)鐘，并且設(shè)計(jì)簡(jiǎn)單，方便修改參數(shù)的快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法。

本發(fā)明的目的是通過如下技術(shù)方案來完成的，所述的快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法是：它基于鎖相環(huán)的位同步提取方法，包括由分頻器分模塊，鑒相器分模塊，濾波器分模塊和選相器分模塊組成的可以快速同步的小型同步模塊，其中：

1）分頻器分模塊負(fù)責(zé)將系統(tǒng)時(shí)鐘分頻至串行輸入數(shù)據(jù)的同頻時(shí)鐘，分頻參數(shù)N可配，值為整數(shù)4至10，即要得到相同的同頻時(shí)鐘，可由不同的系統(tǒng)時(shí)鐘通過參數(shù)N配置得到；

2）鑒相器分模塊負(fù)責(zé)檢測(cè)本地時(shí)鐘與輸入數(shù)據(jù)的相位超前滯后關(guān)系，產(chǎn)生鑒相有效信號(hào)valid和相位超前滯后信號(hào)up_down；

3）濾波器分模塊負(fù)責(zé)累計(jì)超前滯后信號(hào)有效時(shí)的次數(shù)，可以設(shè)置一個(gè)基數(shù)M，當(dāng)valid信號(hào)為高，up_down信號(hào)為高時(shí)，累加器每次在基數(shù)M上加1，當(dāng)累加到2M時(shí)，輸出相位向前調(diào)整信號(hào)early；當(dāng)valid信號(hào)為高，up_down信號(hào)為低時(shí)，累加器每次在基數(shù)M上減1，當(dāng)累計(jì)到0時(shí)，輸出相位向后調(diào)整信號(hào)later；當(dāng)valid為低時(shí)，累加器保持原值；

4）選相器分模塊根據(jù)early和later調(diào)整當(dāng)前恢復(fù)時(shí)鐘的相位，最終結(jié)果是將恢復(fù)時(shí)鐘r_clk的下降沿和采樣數(shù)據(jù)的邊沿對(duì)齊，能解決上升沿采樣邊沿會(huì)造成亞穩(wěn)態(tài)的問題；

最后用恢復(fù)時(shí)鐘的上升沿采樣串行輸入數(shù)據(jù)，得到恢復(fù)的串行數(shù)據(jù)。

本發(fā)明所述鑒相器模塊使用可以識(shí)別輸入信號(hào)連0和連1的超前滯后鑒相器，利用四個(gè)D觸發(fā)器用恢復(fù)時(shí)鐘r_clk對(duì)輸入信號(hào)datain采樣產(chǎn)生datain_reg1、datain_reg2、datain_reg3三個(gè)信號(hào)，如果datain_reg2=datain_reg3≠datain_reg1，則表示時(shí)鐘超前，up-down為高電平；如果datain_reg1=datain_reg2≠datain_reg3，則表示時(shí)鐘滯后，up_down為低電平；當(dāng)輸入信號(hào)連0或連1時(shí)datain_reg1=datain_reg2=datain_reg3，valid為低電平，此時(shí)up_down無效。

本發(fā)明所述調(diào)整相位精度可由參數(shù)N可配，值為整數(shù)4至10；相位精度為360度除以參數(shù)N，即當(dāng)選擇N為4時(shí)，相位調(diào)整精度為90度，每調(diào)整一次的相位變化為90度；當(dāng)參數(shù)N為10時(shí)，相位精度為36度，每調(diào)整一次的相位變化為36度。

本發(fā)明可以滿足不同設(shè)計(jì)對(duì)調(diào)整幅度和調(diào)整精度的不同需求；它同步時(shí)鐘鎖定時(shí)間較短，速度比較快，由設(shè)計(jì)時(shí)鐘選擇決定，精度較高，并具有可調(diào)整性，時(shí)鐘抖噪?yún)?shù)可以通過改變分頻器分頻參數(shù)N和計(jì)數(shù)器參數(shù)M調(diào)整，并可以實(shí)現(xiàn)頻率很寬范圍的碼流的位同步時(shí)鐘提取，因而本發(fā)明可以生成元件符號(hào)在各種FPGA芯片和部分CPLD芯片設(shè)計(jì)中調(diào)用，節(jié)省用戶設(shè)計(jì)時(shí)間，縮短設(shè)計(jì)周期，具有很高的商用價(jià)值。

附圖說明

圖1是本發(fā)明所述小型同步模塊的構(gòu)成示意框圖。

圖2是本發(fā)明所述鑒相器模塊的具體電路原理圖。

具體實(shí)施方式

下面將結(jié)合附圖對(duì)本發(fā)明作詳細(xì)的介紹：快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法。

本發(fā)明的目的是通過如下技術(shù)方案來完成的，所述的快速時(shí)鐘數(shù)據(jù)恢復(fù)的方法是：它基于鎖相環(huán)的位同步提取方法，包括由分頻器分模塊，鑒相器分模塊，濾波器分模塊和選相器分模塊組成的可以快速同步的小型同步模塊，其中：

1）分頻器分模塊負(fù)責(zé)將系統(tǒng)時(shí)鐘分頻至串行輸入數(shù)據(jù)的同頻時(shí)鐘，分頻參數(shù)N可配，值為整數(shù)4至10，即要得到相同的同頻時(shí)鐘，可由不同的系統(tǒng)時(shí)鐘通過參數(shù)N配置得到；