[發明專利]射頻傳輸結構的形成方法

有效

• 申請號: 201310058917.2
• 申請日: 2013-02-25
• 公開（公告）號: CN103151293A
• 公開（公告）日: 2013-06-12
• 發明（設計）人: 劉張李;李樂
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/76
• 分類號: H01L21/76
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及射頻傳輸結構的形成方法。

背景技術

隨著半導體技術的發展，為了降低制造和設計成本，通常希望在單個集成電路上包含更多的功能。例如，在無線通信系統中，希望在作為數字邏輯電路的同一個集成電路上包括射頻電路。

現有技術中，如果直接采用普通的襯底形成既包括數字邏輯電路又包括射頻電路的集成電路，所述射頻電路會引起襯底和集成電路電感器的耦合，并且集成電路電感器的電感性能下降。為了在單個集成電路上集成更多的功能，通常采用絕緣體上硅（SOI）作為襯底來解決上述問題，且可以降低直流功耗，具有優良的抗串擾能力。

請參考圖1，現有技術的射頻傳輸結構，采用具有陷阱富集區的絕緣體上硅（Trap?Rich?SOI?wafer）制成，包括：高阻率的半導體襯底100；覆蓋所述半導體襯底100表面的陷阱富集層101，用于凍結射頻信號在半導體襯底100中的載流子，提高射頻傳輸結構的信號傳輸質量；覆蓋所述陷阱富集層101表面的隱埋氧化物層（Buried?Oxide）103；覆蓋所述隱埋氧化物層103表面的頂層硅105，用于形成射頻元件，例如晶體管、電容器、二極管等。

然而，現有技術形成上述射頻傳輸結構的成本高，不利于節約成本，且射頻傳輸性能有待提高。

更多關于射頻信號的資料請參考專利號為“US6743662B2”的美國專利。

發明內容

本發明解決的問題是提供一種射頻傳輸結構的形成方法，形成的射頻傳輸結構的成本低，且射頻傳輸性能得到較好改善。

為解決上述問題，本發明提供了一種射頻傳輸結構的形成方法，包括：提供包括器件區和非器件區的半導體襯底，覆蓋所述半導體襯底表面的隱埋氧化物層，覆蓋所述隱埋氧化物層表面的半導體層；形成貫穿所述非器件區的半導體層和隱埋氧化物層的開口，所述開口暴露出半導體襯底表面；形成開口后，在所述器件區的半導體層表面形成柵介質層；形成覆蓋所述柵介質層的柵電極層和陷阱富集層，所述陷阱富集層覆蓋所述開口底部的半導體襯底，且所述柵電極層和陷阱富集層在同一工藝步驟中形成。

可選地，所述柵電極層和陷阱富集層的形成步驟包括：形成覆蓋所述柵介質層、淺溝槽隔離結構、以及開口底部和側壁的多晶硅薄膜；形成位于所述多晶硅薄膜表面的第二光刻膠層，所述第二光刻膠層定義出所述柵電極層和陷阱富集層；以所述光刻膠層為掩膜，刻蝕所述多晶硅薄膜。

可選地，所述多晶硅薄膜的形成工藝為化學氣相沉積工藝。

可選地，形成所述多晶硅薄膜時的沉積溫度為400攝氏度-600攝氏度，形成的多晶硅薄膜的厚度為1500埃-4000埃。

可選地，所述柵電極層的材料為多晶硅，所述陷阱富集層的材料為多晶硅。

可選地，所述陷阱富集層的厚度與柵電極層的厚度相同，且大于1500埃。

可選地，所述開口的寬度大于柵電極層厚度的2倍。

可選地，所述開口的寬度為2微米-30微米。

可選地，還包括：形成位于所述非器件區的半導體層內的淺溝槽隔離結構；形成覆蓋所述半導體層表面的犧牲層；形成位于所述犧牲層表面和淺溝槽隔離結構表面的第一光刻膠層，所述第一光刻膠層暴露出非器件區上方的部分淺溝槽隔離結構；以所述第一光刻膠層為掩膜，刻蝕所述淺溝槽隔離結構和隱埋氧化物層，直至暴露出非器件區的半導體襯底，形成開口。

可選地，所述隱埋氧化物層的材料為氧化硅或氧化鋁，厚度為8000埃-15000埃。

可選地，所述半導體層的材料為單晶硅、單晶鍺、硅鍺或III-IV族化合物，厚度為1000埃-2000埃。

與現有技術相比，本發明的技術方案具有以下優點：

由于在非器件區形成了暴露出半導體襯底表面的開口，后續在開口內形成陷阱富集層，以凍結半導體襯底內誘生的載流子，避免射頻信號損失或產生串擾。并且，所述陷阱富集層與器件區的柵電極層在同一工藝步驟中形成，簡化了工藝步驟，節省了制作成本。另外，利用在開口內形成陷阱富集層的方法，替代了現有技術的具有陷阱富集區的絕緣體上硅，有效節約了成本。

附圖說明

圖1是現有技術的射頻傳輸結構的剖面結構示意圖；

圖2是本發明實施例的射頻傳輸結構的形成方法的流程示意圖；

圖3-圖10是本發明實施例的射頻傳輸結構的形成過程的剖面結構示意圖。

具體實施方式

正如背景技術所述，現有技術形成射頻傳輸結構時的成本高，不利于節約成本。