[發明專利]功率因數校正設備及供電設備和電機驅動設備

無效

• 申請號: 201310053678.1
• 申請日: 2013-02-19
• 公開（公告）號: CN103812324A
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 許暢宰
• 申請（專利權）人: 三星電機株式會社
• 主分類號: H02M1/42
• 分類號: H02M1/42;H02M5/458;H02P27/08
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;李靜

1.一種功率因數校正設備，所述功率因數校正設備包括：

功率因數校正單元，所述功率因數校正單元具有主切換器和輔助切換器，所述主切換器切換輸入功率以校正所述輸入功率的功率因數，所述輔助切換器在所述主切換器被接通之前接通以形成用于剩余功率的傳遞路徑；以及

控制單元，所述控制單元基于單個輸入信號控制所述主切換器和所述輔助切換器的操作。

2.根據權利要求1所述的功率因數校正設備，其中，所述控制單元包括：

主信號發生器，所述主信號發生器通過分別使所述單個輸入信號的上升時間和下降時間延遲預置時間來產生主信號；以及

輔助信號發生器，所述輔助信號發生器產生輔助信號，所述輔助信號具有與所述單個輸入信號的上升時間相同的上升時間以及與所述單個輸入信號的下降時間相比縮短的下降時間。

3.根據權利要求2所述的功率因數校正設備，其中，所述控制單元還包括輸出單元，所述輸出單元接收所述主信號發生器的所述主信號和所述輔助信號發生器的所述輔助信號，以分別輸出主切換信號和輔助切換信號。

4.根據權利要求3所述的功率因數校正設備，其中，所述輸出單元包括：

第一輸出單元，所述第一輸出單元具有第一轉換器和第一晶體管單元，所述第一轉換器轉換所述主信號發生器的所述主信號的信號電平，所述第一晶體管單元具有連接在驅動電源與地線之間的第一p溝道金屬氧化物半導體（PMOS）晶體管以及連接在所述第一PMOS晶體管與所述地線之間的第一n溝道金屬氧化物半導體（NMOS）晶體管，并且所述第一輸出單元輸出通過調節所述主信號的上升時間和下降時間而獲得的所述主切換信號；以及

第二輸出單元，所述第二輸出單元具有第二轉換器和第二晶體管單元，所述第二轉換器轉換所述輔助信號發生器的所述輔助信號的信號電平，所述第二晶體管單元具有連接在所述驅動電源與所述地線之間的第二PMOS晶體管以及連接在所述第二PMOS晶體管與所述地線之間的第二NMOS晶體管，并且所述第二輸出單元輸出通過調節所述輔助信號的上升時間和下降時間而獲得的所述輔助切換信號，所述輔助切換信號具有與所述輸入信號的上升時間相比延遲的上升時間。

5.根據權利要求4所述的功率因數校正設備，其中，所述第一晶體管單元包括連接在所述第一PMOS晶體管與所述第一NMOS晶體管之間的或者連接在所述第一PMOS晶體管和所述第一NMOS晶體管的連接點與輸出端子之間的至少一個電阻器。

6.根據權利要求4所述的功率因數校正設備，其中，所述第二晶體管單元包括連接在所述第二PMOS晶體管與所述第二NMOS晶體管之間的或者連接在所述第二PMOS晶體管和所述第二NMOS晶體管的連接點與輸出端子之間的至少一個電阻器。

7.根據權利要求2所述的功率因數校正設備，其中，所述主信號發生器和所述輔助信號發生器中的每個均包括使所述單個輸入信號的上升時間或下降時間延遲的延遲單元。

8.根據權利要求7所述的功率因數校正設備，其中，所述輔助信號發生器還包括轉換所述延遲單元的輸出信號的電平的轉換器、以及在所述轉換器的輸出信號與所述單個輸入信號之間執行邏輯“與”操作的“與”門。

9.根據權利要求7所述的功率因數校正設備，其中，所述輔助信號發生器使通過所述主信號發生器延遲的信號的上升時間或下降時間延遲。

10.根據權利要求7所述的功率因數校正設備，其中，所述延遲單元包括彼此串聯地連接的至少兩個轉換器、以及連接在所述兩個轉換器的連接點與所述地線之間的電容器。

11.根據權利要求10所述的功率因數校正設備，其中，所述主信號發生器的所述延遲單元的所述電容器具有的電容比所述輔助信號發生器的所述延遲單元的所述電容器的電容高。

12.根據權利要求10所述的功率因數校正設備，其中，所述延遲單元還包括連接在所述兩個轉換器之間的晶體管、電阻器、以及電流源中的至少兩者。

13.根據權利要求1所述的功率因數校正設備，其中，所述功率因數校正單元還包括：

第一電感器，所述第一電感器具有接收整流功率的一端以及連接至所述主切換器的漏極的另一端；以及

第二電感器，所述第二電感器具有連接至所述第一電感器的所述另一端的一端以及連接至所述輔助切換器的漏極的另一端。