[發(fā)明專利]低泄漏電路、裝置和技術(shù)

有效

• 申請(qǐng)?zhí)枺?/td>: 201310052650.6
• 申請(qǐng)日: 2013-02-18
• 公開（公告）號(hào): CN103247333B
• 公開（公告）日: 2017-06-06
• 發(fā)明（設(shè)計(jì)）人: 馬克·艾倫·萊姆金
• 申請(qǐng)（專利權(quán)）人: 凌力爾特有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 北京中博世達(dá)專利商標(biāo)代理有限公司11274
• 代理人: 申健

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2012年2月9日提出的、名稱為“低泄漏電路、裝置和技術(shù)”的美國(guó)臨時(shí)專利申請(qǐng)61/596,892的優(yōu)先權(quán)，該案的全部?jī)?nèi)容以引用方式并入本申請(qǐng)中。

背景技術(shù)

具有小特征尺寸(諸如CMOS工藝節(jié)點(diǎn)90nm及以下)的集成電路在成本、速度和動(dòng)態(tài)功率消耗上具有許多優(yōu)點(diǎn)。然而，由于在此種集成電路中的晶體管和裝置的小特征尺寸，當(dāng)在休眠模式或待機(jī)模式時(shí)，所述電路具有大量的泄漏電流。

如今的深亞微米CMOS工藝允許更小和更低成本的集成電路(IC)，從而以更低的活動(dòng)功率消耗來提供更多功能。然而，這些細(xì)線(fine-line)CMOS技術(shù)的主要缺點(diǎn)是大的待機(jī)功率消耗。增加的待機(jī)功率由各種源產(chǎn)生。一些最重要的因素包括：VT定標(biāo)(vt scaling)、漏致勢(shì)壘降低(DIBL)、載體經(jīng)過柵極的直接隧穿(柵極泄漏)以及短/窄通道效應(yīng)。對(duì)于通常在SRAM單元(cell)中使用的最小尺寸裝置而言，裝置泄漏特別高。此外，泄漏隨溫度超線性地增加，且在工業(yè)或軍事溫度范圍的最頂端的裝置泄漏可能太高而阻止細(xì)線CMOS的使用。

混合信號(hào)和數(shù)字產(chǎn)品(例如，塵埃網(wǎng)絡(luò)DN6000，線性技術(shù)LTC5800)，經(jīng)常具有“活動(dòng)(active)”或運(yùn)行模式以及“休眠”或待機(jī)模式。在活動(dòng)模式期間，數(shù)字電路及可能的模擬電路被啟用且執(zhí)行一個(gè)或多個(gè)功能。所述功能可由硬件(例如，DMA傳輸)或軟件(例如，服務(wù)中斷)定義。為保存電力，當(dāng)不能主動(dòng)的執(zhí)行功能時(shí)，數(shù)字裝置經(jīng)常進(jìn)入待機(jī)模式。一種減小待機(jī)模式期間的功率的方法是完全移除一部分?jǐn)?shù)字電路的電力。使用這種方法，與數(shù)字邏輯或數(shù)字存儲(chǔ)器串聯(lián)的晶體管被關(guān)閉，從而將開關(guān)的電流泄漏減小到近乎零。雖然電力節(jié)省是相當(dāng)大的，但關(guān)閉數(shù)字塊造成狀態(tài)丟失。具體地，靜態(tài)存儲(chǔ)器的內(nèi)容以及觸發(fā)電路(flip-flop)的狀態(tài)被丟失。對(duì)于諸如微控制器、微處理器、存儲(chǔ)器高速緩存、孤立SRAM、或包括狀態(tài)機(jī)的數(shù)字電路的產(chǎn)品而言，狀態(tài)的丟失是不可接受的。

對(duì)于諸如微控制器或無線傳感器節(jié)點(diǎn)的產(chǎn)品而言，較低的待機(jī)電力消耗會(huì)是非常有益的。此外，包括深亞微米數(shù)字電路的電池供電產(chǎn)品，諸如功能手機(jī)或智能手機(jī)、諸如亞馬遜kindle(Amazon Kindle)的電子閱讀器、諸如ipad的平板電腦或膝上型電腦，都會(huì)從減小的休眠或待機(jī)電力消耗中受益頗多。較低待機(jī)電力直接轉(zhuǎn)化為較長(zhǎng)的電池壽命，從而允許產(chǎn)品制造商使用較小、較低成本電池替換相同體積的電池，以在充電中獲得同樣的使用壽命或在充電中增加使用壽命。

因而，存在對(duì)具有小特征尺寸和具有泄漏電流的電路的需求，該電路與傳統(tǒng)電路相比，泄漏電流以數(shù)量級(jí)或更多的減小。

附圖說明

附圖描繪根據(jù)本教示的一個(gè)或多個(gè)實(shí)施方式，僅作為示例而非限制。在圖中，相同的附圖標(biāo)記指代相同或相似的元件。

圖1A示出了示例性的集成電路，所述集成電路配置用于當(dāng)在待機(jī)模式中操作時(shí)提供低泄漏電流。

圖1B和1C示出了分別用于活動(dòng)和待機(jī)模式中的集成電路子塊的兩個(gè)示例性的配置。

圖2A示出了示例性的存儲(chǔ)器，所述存儲(chǔ)器配置用于當(dāng)在待機(jī)模式中操作時(shí)提供低泄漏電流。

圖2B和2C示出了用于活動(dòng)和待機(jī)模式中的存儲(chǔ)器子塊的示例性的配置。

圖2D示出了在集成電路中用于電源選擇的示例性的電路。

圖3A-3F示出了用于待機(jī)模式中的存儲(chǔ)器子塊和子塊的n本體(n-body)端子和p本體(p-body)端子的連接的示例性的配置。

圖4示出了示例性的隔離電路，用于在待機(jī)模式中將子塊中的電路與所述子塊的輸入端子和/或輸出端子隔離。

圖5示出了示例性的電阻分壓器電路，用于將集成電路的一組子塊從活動(dòng)模式(active mode)配置轉(zhuǎn)換至待機(jī)模式配置。

圖6示出了示例性的SRAM位單元電路。

圖7示出了示例性的電路，配置用于在待機(jī)模式中操作時(shí)提供低泄漏電流以及包含隔離電路。

圖8示出了示例性的集成電路結(jié)構(gòu)，所述示例性的的集成電路結(jié)構(gòu)具有在其內(nèi)部形成的NMOS和PMOS裝置，所述NMOS和PMOS裝置與半導(dǎo)體基板隔離。

具體實(shí)施方式