[發(fā)明專利]用于將碳導入半導體結構的方法及由此形成的結構

有效

• 申請?zhí)枺?/td>: 201310044204.0
• 申請日: 2013-02-01
• 公開（公告）號: CN103545176B
• 公開（公告）日: 2017-06-16
• 發(fā)明（設計）人: 蘇玉珍;陳煌明;聶俊峰;蘇培釗
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L21/223;H01L21/336
• 代理公司: 北京德恒律治知識產(chǎn)權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發(fā)明一般地涉及半導體技術領域，更具體地，涉及半導體結構及其形成方法。

背景技術

由于集成電路(IC)的發(fā)展，半導體產(chǎn)業(yè)尋求繼續(xù)改進IC的性能或者尺寸。許多這種改進集中于更小的特征尺寸，使得可以提高IC的速度。通過減小部件尺寸，提高了IC上的器件密度(例如，晶體管、二極管、電阻器、電容器等)。通過提高密度，器件之間的間距通常會減小，從而允許器件之間更小的電阻和電容。因此，可以減小電阻-電容(RC)時間常數(shù)。

隨著器件之間的間距減小，確保上覆層中的部件(例如，接觸件)與下面的襯底中的部件(例如，源極或者漏極)的適當對準通常變得更困難。在較小的技術節(jié)點中容限變得非常小，并且上覆層小量的未對準會導致可以產(chǎn)生器件故障的覆蓋問題。

另外，為了防止未對準所導致的故障，器件中的部件在更小的技術節(jié)點中變得更薄且更弱。這些薄層不能經(jīng)受對這些層沒有選擇性的蝕刻劑。更進一步，尤其在現(xiàn)在正在開發(fā)的發(fā)展中后柵極工藝中，這些部件會從不同側暴露于蝕刻劑。蝕刻劑對這些部件的損害會導致后續(xù)不期望的導電部件之間的短路，從而會導致器件失效。

發(fā)明內容

為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包括：透過襯底的表面擴散碳，所述襯底包括：第一柵極，位于半導體襯底上方，柵極間隔件，沿著所述第一柵極的側壁，蝕刻停止層，位于所述柵極間隔件的表面上以及所述半導體襯底的表面上方，以及層間介電層，位于所述蝕刻停止層上方，所述襯底的所述表面包括所述層間介電層的表面；以及透過所述襯底的所述表面注入碳；以及在透過所述襯底的所述表面擴散碳和注入碳之后，對所述襯底進行退火。

在該方法中，透過所述襯底的所述表面擴散碳包括：將所述襯底的所述表面暴露于含碳等離子體。

在該方法中，透過所述襯底的所述表面注入碳包括：沿著所述柵極間隔件的表面，將碳注入到所述間隔件的一部分和所述蝕刻停止層的一部分中。

在該方法中，以與所述襯底的所述表面正交的角度實施注入碳。

在該方法中，以與所述襯底的所述表面不正交的第一角度的第一注入以及以與所述第一角度互補的第二角度的第二注入實施注入碳。

該方法進一步包括：在對所述襯底進行退火之后，去除所述第一柵極，并且在所述第一柵極被去除的區(qū)域中形成第二柵極。

該方法進一步包括：穿過所述層間介電層和所述蝕刻停止層蝕刻接觸開口到達所述半導體襯底的所述表面。

在該方法中，在擴散碳和注入碳之前，所述柵極間隔件和所述蝕刻停止層都包括氮化硅。

根據(jù)本發(fā)明的另一方面，提供了一種方法，包括：在從襯底的表面到所述襯底中位于所述襯底的所述表面之下的第一深度的方向上形成第一梯度的碳，形成所述第一梯度的碳包括將所述襯底的所述表面暴露于含碳等離子體，所述襯底包括：柵極間隔件，沿著第一柵極的側壁，所述柵極間隔件位于半導體襯底上方；蝕刻停止層，沿著所述柵極間隔件的側壁并位于所述半導體襯底上方；和層間介電層，位于所述蝕刻停止層上方；在從所述襯底的所述表面到所述襯底中位于所述第一深度之下的第二深度的方向上形成第二梯度的碳，形成所述第二梯度的碳包括透過所述襯底的所述表面注入碳；以及在形成所述第一梯度的碳和形成所述第二梯度的碳之后，對所述襯底進行退火。

在該方法中，所述第一梯度的碳包括在從所述襯底的所述表面到所述第一深度的方向上降低的碳濃度，并且所述第二梯度的碳包括從所述襯底的所述表面到所述第二深度的方向上增加且隨后降低的碳濃度。

在該方法中，將所述襯底的所述表面暴露于所述含碳等離子體通過擴散碳而形成所述第一梯度的碳。

在該方法中，以與所述襯底的所述表面正交的角度實施透過所述襯底的所述表面注入碳。

在該方法中，透過所述襯底的所述表面注入碳包括第一注入角的第一注入和與所述第一注入角互補的第二注入角的第二注入。

該方法進一步包括：在對所述襯底進行退火之后，去除所述第一柵極，并且在所述第一柵極被去除的區(qū)域中形成第二柵極。

該方法進一步包括：穿過所述層間介電層和所述蝕刻停止層蝕刻接觸開口到達所述半導體襯底。