[發明專利]一種刻蝕熔絲結構兩側氧化層的方法和系統

在審

• 申請號: 201310037358.7
• 申請日: 2013-01-30
• 公開（公告）號: CN103972150A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 王者偉
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/311;H01L21/66;H01L21/67
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 馬曉亞

技術領域

本發明涉及半導體技術領域，尤其涉及一種刻蝕熔絲結構兩側氧化層的方法和系統。

背景技術

目前，微電子技術已經進入超大規模集成電路和系統集成時代，微電子技術已經成為整個信息時代的標致和基礎。在微電子技術中，要制造一塊集成電路需要經過集成電路設計、掩膜制造、原始材料制造、芯片加工、封裝、測試等工序。隨著集成電路的飛速發展，集成電路制造工藝變得越來越復雜和精細，半導體元器件也變得更容易受各種缺陷所影響，而單個元器件如晶體管或者存儲單元的失效，往往會導致整個集成電路的功能缺陷。

通常用到的解決方法是在集成電路中形成一些可以熔斷的連接線即熔絲（fuse）結構，以確保集成電路的可用性。一般而言，熔絲結構用于連接集成電路中的冗余電路，在電路出現缺陷時，將熔絲熔斷，使冗余電路來修復或取代出現缺陷的電路。熔絲結構經常用于內存中，在內存芯片生產完成時，若其中有部分存儲單元出現功能問題，就可以通過熔絲結構用冗余的存儲單元來取代，實現修復的目的。除此之外，熔絲結構還常用于可編程電路中，根據用戶需要，使用熔絲結構對電路中的標準邏輯單元進行編程，用以實現特定功能。

在實際應用中，熔絲有時會出現熔斷失敗的現象，從而導致整個電路失效。事實證明，影響熔絲熔斷性能的參數是刻蝕熔絲結構兩側的氧化層的量。當刻蝕的氧化層的量過大時，將會損傷熔絲本身；當刻蝕的氧化層的量過小時，將會造成熔絲無法熔斷。但是，傳統刻蝕熔絲結構兩側的氧化層的方法并不能對刻蝕氧化層的量進行精確控制，而且刻蝕效率低，耗時較長。

發明內容

針對上述技術問題，本發明的目的在于提供一種刻蝕熔絲結構兩側氧化層的方法和系統，其能夠根據實際需要，精確控制熔絲結構兩側刻蝕的氧化層的量，避免熔絲熔斷失敗現象的發生，而且刻蝕效率高，耗時短，成本低。

為達此目的，本發明采用以下技術方案：

一種刻蝕熔絲結構兩側氧化層的方法，其包括如下步驟：

A、將與熔絲結構配合的量測模塊放置在劃片槽中；

B、通過所述量測模塊測量熔絲結構兩側氧化層的原始厚度；

C、根據鈍化層需要殘留的氧化層厚度和所述原始厚度，計算所需刻蝕的氧化層的量；

D、根據刻蝕機的刻蝕速度，確定刻蝕時間；

E、根據所述刻蝕時間確定刻蝕制程，完成熔絲結構兩側氧化層的刻蝕。

特別地，所述刻蝕熔絲結構兩側氧化層的方法還包括步驟F：

在完成刻蝕之后，進行晶圓測試（Chip Probing,CP）。

特別地，所述鈍化層材料選自氮氧化硅。

特別地，所述刻蝕機采用干法刻蝕，刻蝕氣體為八氟環丁烷（C₄F₈）、氧氣（O₂）、一氧化碳（CO）及二氧化碳（CO₂）的混合氣體。

特別地，所述熔絲結構為多晶硅熔絲或金屬熔絲。

本發明還公開了一種刻蝕熔絲結構兩側氧化層的系統，其包括：量測模塊、計算模塊、控制模塊及刻蝕機；

所述量測模塊與熔絲結構相配合，設置在劃片槽中，用于測量熔絲結構兩側氧化層的原始厚度；

所述計算模塊用于根據鈍化層需要殘留的氧化層厚度和所述原始厚度，計算所需刻蝕的氧化層的量，并根據刻蝕機的刻蝕速度，確定刻蝕時間；

所述控制模塊用于根據所述刻蝕時間確定刻蝕制程，控制刻蝕完成熔絲結構兩側氧化層的刻蝕。

特別地，所述刻蝕熔絲結構兩側氧化層的系統還包括：測試模塊，用于在完成刻蝕之后，進行晶圓測試。

特別地，所述鈍化層材料選自氮氧化硅。

特別地，所述刻蝕機采用干法刻蝕。

特別地，所述熔絲結構為多晶硅熔絲或金屬熔絲。

與傳統刻蝕方法相比，本發明能夠根據實際需要，精確控制熔絲結構兩側刻蝕的氧化層的量，避免熔絲熔斷失敗現象的發生，而且刻蝕效率高，耗時短，成本低。

附圖說明

圖1為本發明實施例提供的刻蝕熔絲結構兩側氧化層的方法流程圖；

圖2為本發明實施例提供的熔絲結構的整體示意圖；

圖3為本發明實施例提供的刻蝕熔絲結構兩側氧化層的系統框圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面結合附圖和實施例對本發明作進一步說明。

請參照圖1所示，圖1為本發明實施例提供的刻蝕熔絲結構兩側氧化層的方法流程圖。

本實施例中刻蝕熔絲結構兩側氧化層的方法包括如下步驟：