[發明專利]適用于數字視頻編解碼的一維離散余弦逆變換模塊電路有效
| 申請號: | 201310036229.6 | 申請日: | 2013-01-30 |
| 公開(公告)號: | CN103067718A | 公開(公告)日: | 2013-04-24 |
| 發明(設計)人: | 洪亮;朱惠;何衛鋒;李琛;毛志剛 | 申請(專利權)人: | 上海交通大學 |
| 主分類號: | H04N7/26 | 分類號: | H04N7/26;H04N7/30 |
| 代理公司: | 上??剖⒅R產權代理有限公司 31225 | 代理人: | 趙志遠 |
| 地址: | 200240 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 適用于 數字視頻 解碼 離散 余弦 變換 模塊 電路 | ||
技術領域
本發明涉及一種數字視頻處理技術,尤其是涉及一種適用于數字視頻編解碼的一維離散余弦逆變換模塊電路。
背景技術
1、視頻編解碼標準發展背景
隨著多媒體技術在軍事領域、民用領域的應用范圍不斷擴大和深入,尤其隨著消費類電子產品的不斷發展,視頻編解碼技術已經是當前在國際上備受關注的研究領域。視頻編解碼技術是構建視頻和播放視頻的主要技術,是所有視頻類應用的根本技術。
隨著視頻分辨率的不斷提高,高清、超高清乃至4K全高清視頻分辨率逐漸進入應用環節,不斷變大的視頻規模對視頻編解碼技術的實現過程提出了巨大的挑戰。針對這個問題,國際上已經提出了多種視頻編解碼技術標準,比如MPEG1/2/4,H.263/264。目前最新提出的視頻編解碼標準為HEVC。HEVC全稱為HighEfficiency?Video?Coding,也稱為H.265,由JCT-VC小組2010年開始制訂并逐漸完善,是目前為止最新的視頻編解碼技術標準。在HEVC提出之前,可支持的視頻分辨率最大為H.264標準中定義的1920×1080。相比之前的標準,使用HEVC標準的算法能夠在視頻編解碼過程中具有更高的壓縮比的同時,支持到處理更大分辨率視頻流(4K全高清)。
2、IDCT技術背景
離散余弦逆變換IDCT是視頻的編解碼運算中核心運算過程之一,其運算效率直接影響視頻編解碼設計性能。在HEVC標準中,根據所處理的數據塊定義大小,IDCT的處理過程可以分為4×4、8×8、16×16和32×32四種模式。相較之前的H.264視頻標準中定義的最大為8×8數據塊,HEVC中最大塊定義為32×32,對應的數據量增長到了1024個,所需要處理的數據增大到了原來的16倍。
根據對HEVC的標準定義和HM測試模型的研究,并于H.264標準進行比較,可以總結在HEVC標準定義下的IDCT電路設計存在更高的要求:(1)片上支持的位寬更大;在最大塊為32×32的運算過程中,輸入數據和輸出數據均為16位有符號整數,參數表中的數據最大為7位有符號整數,處理過程中,內部數據最高可達到22位以上。(2)運算更加復雜:IDCT主要使用的運算有加法和乘法兩種,由于內部位寬較大,需要使用支持更高位寬的加法器和乘法器來完成。(3)參數更多:32×32的IDCT的運算參數達到1024個,遠遠多于H.264中定義的8×8塊運算使用的參數64個。(4)實時性的挑戰:由于視頻編解碼操作是實時性應用,由于更大的數據規模對系統架構的壓力,32×32的IDCT模塊的設計中,對數據在模塊的輸入、輸出和中間數據暫存的設計,提出了更高的挑戰。
3、現有技術的不足
IDCT實現中的經典算法為基于蝶形運算的CHEN快速IDCT算法,CHEN算法的基本原理包含兩部分主要工作:(1)根據輸入數據的次序和模式,將輸入數據劃分成不同大小的多個組,對每個組內的數據多次與不同的系數相乘并累加;(2)對累加結果進行多次蝶形運算獲得輸出結果。其中(1)中的分組數量和累加次數,(2)中的蝶形運算次數與所處理的模式有關。在32模式下,數據被劃分為5個組,其中最大規模的組由16個數據組成,所對應(1)中的乘法次數是256次,累加器使用16個,同時(2)中的蝶形運算需要分為4個階段進行。經過調研,大部分針對HEVC的IDCT設計均為基于CHEN算法的設計,比如S.Shen的《A?UNIFIED4/8/16/32-POINT?INTEGER?IDCT?ARCHITECTURE?FOR?MULTIPLE?VIDEO?CODING?STANDARDS》(2012)、J.S.Park的《2-D?Large?Inverse?Transform(16×16,32×32)for?HEVC(High?Efficiency?Video?Coding)》(2012)。
經過調研,現有設計中存在如下問題:(1)輸入輸出模式對系統吞吐率的影響:算法中定義的數據輸入/輸出分別為32個寬度為16位的數據接口,均為并行輸入和輸出,對系統有猝發大數據傳輸要求,對系統數據傳輸的吞吐率要求是每個周期1024bit。(2)算法增大硬件開銷和設計復雜度:算法中大量使用了乘法器和加法器,造成對應的硬件開銷大。同時算法中的蝶形算法造成大量數據搬運過程,對硬件連線設計也有較高要求。(3)非32×32模式下,運算模塊資源的空閑:在非32×32模式下,模塊內部資源有大量空閑的現象,尤其是在4×4模式下,模塊內部資源利用率低于30%。
發明內容
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