[發明專利]半導體裝置及其制造方法

無效

• 申請號: 201310035390.1
• 申請日: 2013-01-30
• 公開（公告）號: CN103227176A
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 木下繁;伊藤祥代;梅澤裕介
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐冰冰;黃劍鋒

1.一種半導體裝置，其特征在于，具備：

基板，含有硅；

多個配線，設置在上述基板的上方；以及，

多個空隙控制部，設置在上述多個配線的各自的上面，具有比上述多個配線的寬度尺寸長的寬度尺寸，

在鄰接的上述多個配線彼此之間，分別設置有空隙，

上述空隙的頂部設置在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。

2.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部的側面相對于上述多個空隙控制部的下表面所成的角度是86°以下。

3.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部的厚度尺寸是5nm以上、50nm以下。

4.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部的寬度尺寸為上述多個配線的寬度尺寸的1．05倍以上。

5.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部分別具有蝕刻速率不同的多個層。

6.如權利要求5所述的半導體裝置，其特征在于，

上述多個層的鄰接的層的蝕刻速率相互不同。

7.如權利要求5所述的半導體裝置，其特征在于，

上述多個層的越下方的層蝕刻速率越低。

8.如權利要求5所述的半導體裝置，其特征在于，

上述多個層的材料相互不同。

9.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部分別具有第1層、設置在上述第1層的上面的第2層、以及設置在上述第2層的上面的第3層，

上述第1層的蝕刻速率與上述第3層的蝕刻速率相等，

上述第2層的蝕刻速率比上述第1層及上述第3層的蝕刻速率低。

10.如權利要求9所述的半導體裝置，其特征在于，

上述第1層的材料與上述第3層的材料相同，

上述第2層的材料與上述第1層及上述第3層的材料不同。

11.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部的截面形狀為多邊形。

12.如權利要求1所述的半導體裝置，其特征在于，

上述多個空隙控制部在上述下表面位置和上述上表面位置之間分別具有角部。

13.如權利要求1所述的半導體裝置，其特征在于，

還具備分別設置在上述基板和上述多個配線之間的多個存儲單元。

14.如權利要求13所述的半導體裝置，其特征在于，

上述多個配線是字線。

15.如權利要求13所述的半導體裝置，其特征在于，

上述多個存儲單元分別具有：隧道絕緣膜；設置在上述隧道絕緣膜的上面的浮置柵極；設置在上述浮置柵極的上面的柵極間絕緣膜；以及設置在上述柵極間絕緣膜的上面的控制柵極。

16.如權利要求15所述的半導體裝置，其特征在于，

上述多個存儲單元的各自還具有設置在上述控制柵極和上述配線之間的阻擋膜。

17.一種半導體裝置的制造方法，其特征在于，

在含有硅的基板的上方形成多個配線的工序；

在上述多個配線的上面，分別形成具有比上述多個配線的寬度尺寸長的寬度尺寸的多個空隙控制部的工序；以及，

以覆蓋上述多個空隙控制部的上方的方式形成層間絕緣膜的工序，

在以覆蓋上述多個空隙控制部的上方的方式形成層間絕緣膜的工序中，

在鄰接的上述多個配線彼此之間分別形成空隙，

使上述空隙的頂部形成在鄰接的上述多個空隙控制部彼此之間、且上述多個空隙控制部的下表面位置和上表面位置之間。

18.如權利要求17所述的半導體裝置的制造方法，其特征在于，

還具備層疊蝕刻速率不同的多個層的工序，

在上述多個配線的上面形成具有比上述多個配線的寬度尺寸長的寬度尺寸的多個空隙控制部的工序中，

由上述層疊的多個層形成上述多個空隙控制部。