[發明專利]SRAM單元連接結構

有效

• 申請號: 201310035340.3
• 申請日: 2013-01-29
• 公開（公告）號: CN103579241A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11;G11C11/412
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

本申請要求以下臨時提交的美國專利申請的優先權：申請序列號No.61/677,942，于2012年7月31日提交，并且名為“SRAM?Cell?Connection?Structure”，其申請結合于此作為參考。

技術領域

本發明涉及半導體領域，更具體地，本發明涉及一種SRAM單元連接結構。

背景技術

在深微型(deep?micro)技術中，接觸塞的尺寸連續收縮，以符合日益減小的柵極間距。為了在不招致影響接觸電阻的情況下減小接觸件尺寸，與正方形接觸塞相比，采用長接觸塞。通過采用長接觸塞，可以減小接觸塞的寬度，其寬度在柵極間距方向上被測量。長接觸塞具有較大長度，其在柵極布線(gate-routing)(柵極縱向)方向上被測量。通過使用長接觸塞，有源接觸件尺寸和光刻曝光面積增加。

長接觸塞可以實現高柵極密度和低接觸電阻。然而，問題仍然存在。例如，線端縮短和/或線端到線端橋接可能發生在相鄰長接觸塞的端部處。這些可能導致接觸件到鰭有源開口(還被已知為接觸件收縮)或接觸件到接觸件泄漏(由接觸件橋接導致)。為了減小線端縮短的可能性，需要更有限空間規則，以增加相鄰接觸塞的端部之間的間隔，或者在線端處需要更積極的光學鄰近效應校正(OPC)。然而，這些解決方案影響集成電路的尺寸。由于3D?MOSFET具有非常窄的有源區，問題在未來鰭型MOSFET(3D?MOSFET)中變得更嚴重。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種靜態隨機存取存儲器(SRAM)單元，包括：第一上拉晶體管和第二上拉晶體管；第一下拉晶體管和第二下拉晶體管，與所述第一上拉晶體管和所述第二上拉晶體管形成交叉鎖存反相器；以及第一導電部件，包括：第一支路，具有第一縱向方向，所述第一支路互連所述第一上拉晶體管的漏極和所述第一下拉晶體管的漏極；和第二支路，具有第二延伸方向，所述第一縱向方向和所述第二延伸方向相互不垂直并且相互不平行，并且所述第二支路互連所述第一上拉晶體管的漏極和所述第二上拉晶體管的柵極。

在所述SRAM中，所述第二支路包括與所述第二上拉晶體管的柵極重疊的柵極接觸塞，并且所述第一支路的上部與所述第二支路齊平。

在所述SRAM中，所述第一縱向方向和所述第二延伸方向形成約45度和約80度之間的角。

在所述SRAM中，進一步包括：第二導電部件，包括：第三支路，具有第三縱向方向，所述第三支路互連所述第二上拉晶體管的漏極和所述第二下拉晶體管的漏極；以及第四支路，具有第四延伸方向，所述第三縱向方向和所述第四延伸方向相互不垂直，并且所述第四支路互連所述第二上拉晶體管的漏極和所述第一上拉晶體管的柵極。

在所述SRAM中，所述第三縱向方向和所述第四延伸方向形成約45度和約80度之間的角。

在所述SRAM中，進一步包括：上拉晶體管，所述第一導電部件的所述第一支路進一步連接至所述上拉晶體管的源極/漏極區。

在所述SRAM中，進一步包括：第一柵電極，由所述第一上拉晶體管和所述第一下拉晶體管共享；以及第二柵電極，由所述第二上拉晶體管和所述第二下拉晶體管共享，所述第一支路位于所述第一柵電極和所述第二柵電極之間并且平行于所述第一柵電極和所述第二柵電極。

根據本發明的另一方面，提供了一種器件，包括：靜態隨機存取存儲器(SRAM)單元，包括：第一單元邊界和第二單元邊界，相互平行；第三單元邊界和第四單元邊界，相互平行并且垂直于所述第一單元邊界和所述第二單元邊界；第一上拉晶體管和第二上拉晶體管；第一下拉晶體管和第二下拉晶體管，與所述第一上拉晶體管和所述第二上拉晶體管形成交叉鎖存反相器；第一傳輸門晶體管，連接至所述第一上拉晶體管的漏極和所述第一下拉晶體管的漏極；和第二傳輸門晶體管，連接至所述第二上拉晶體管的漏極和所述第二下拉晶體管的漏極；第一Vss線，與所述第一單元邊界重疊并且平行于所述第一單元邊界；第一通孔，位于所述第一Vss線下方并與所述第一Vss線接觸，所述第一通孔將所述第一Vss線電連接至所述第一下拉晶體管的源極；字線，平行于所述第一Vss線；以及第二通孔，位于所述字線下方并與所述字線接觸，所述第二通孔將所述字線電連接至所述第一傳輸門晶體管的柵極，并且當從上向下觀察所述SRAM單元時，連接所述第一通孔的第一中心和所述第二通孔的第二中心的第一連接線不平行于并且不垂直于所述第一單元邊界、所述第二單元邊界、所述第三單元邊界和所述第四單元邊界。