[發明專利]死結檢測方法以及機器可讀媒體

有效

• 申請號: 201310032514.0
• 申請日: 2013-01-28
• 公開（公告）號: CN103970917B
• 公開（公告）日: 2018-09-07
• 發明（設計）人: 王鼎雄;羅幼嵐;高淑怡
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;李靜

一種死結檢測方法，死結檢測方法包含有：找出一集成電路的一電路設計檔案的至少一電源節點輸入；找出該至少一電源節點輸入之間的一啟動順序；依據該啟動順序由一特定節點開始找出一目標路徑；以及依據該啟動順序以及該目標路徑來進行死結檢測。一種機器可讀媒體，儲存一程序代碼，當該程序代碼被處理器所執行時會致使該處理器執行以下步驟：找出一集成電路的一電路設計檔案的至少一電源節點輸入；找出該至少一電源節點輸入之間的一啟動順序；依據該啟動順序由一特定節點開始找出一目標路徑；以及依據該啟動順序以及該目標路徑來進行死結檢測。

技術領域

本發明所披露的實施例涉及電路設計的驗證，尤指一種檢查電路路徑是否發生死結的死結檢測方法以及機器可讀媒體。

背景技術

隨著集成電路技術的發展，集成電路上可容納的晶體管數目大致上符合摩爾定律（Moore’s Law）而不斷穩定地上升，因此造成電路的規模與復雜度也越來越龐大，為了保證實際上的設計與規范之間的一致性，設計驗證便成為集成電路設計中所面臨的最大挑戰。一般來說，靜態的型式驗證速度較快，但是只能盡可能地找出設計中潛在的錯誤或是缺陷，并不能證明電路設計在功能上完全正確。而模擬驗證雖然可以相當準確地模擬出真實芯片中的電路行為，但卻因為龐大的設計而常常讓模擬驗證變得曠日廢時，特別是在數字-類比混合信號的電路設計中。因此集成電路設計者通常會將各個電路模塊（module）分開進行模擬驗證以在合理的模擬時間下得到足夠的模擬結果。然而，這樣的作法雖然可以快速地獲得各個電路模塊的功能性驗證，但各個電路模塊之間有可能會有死結（deadlock）的發生，換句話說，各個電路模塊都分別運作正常，但整個系統卻可能發生鎖死的狀況，傳統上，這樣的狀況在最終需要靠電路設計者之間的溝通以及事先的人工檢查來避免，不僅不夠嚴密而且效率不彰。

因此，為了同時滿足對于快速驗證以及驗證正確性的需求，需要一種創新的死結檢測方法來處理包含所有電路模塊的完整電路系統的驗證。

發明內容

本發明的一目的為提供一種檢查電路路徑是否發生死結的死結檢測方法以及機器可讀媒體以解決上述的問題。

本發明的一實施例披露一種死結檢測方法，包含有：找出一集成電路的一電路設計檔案的至少一電源節點輸入；找出該至少一電源節點輸入之間的一啟動順序；依據該啟動順序由一特定節點開始找出一目標路徑；以及依據該啟動順序以及該目標路徑來進行死結檢測。

本發明的另一實施例披露一種機器可讀媒體，儲存一程序代碼，當該程序代碼被一處理器所執行時，該程序代碼會致使該處理器執行以下的步驟：找出一集成電路的一電路設計檔案的至少一電源節點輸入；找出該至少一電源節點輸入之間的一啟動順序；依據該啟動順序由一特定節點開始找出一目標路徑；以及依據該啟動順序以及該目標路徑來進行死結檢測。

通過本發明所披露的示范性實施例可以將一集成電路的一電路設計檔案轉換為資源分配圖，再利用該資源分配圖算法來對資源分配圖進行靜態的死結檢測，便可以快速而且正確地檢驗該集成電路的該電路設計檔案中是否存在有死結的問題。

附圖說明

圖1為本發明死結檢測方法的一示范性實施例的流程圖。

圖2為采用本發明死結檢測方法的一示范性實施例的示意圖。

圖3為本發明死結檢測方法中依據該資源分配圖算法來對該目標路徑進行死結檢測的步驟的一示范性實施例的流程圖。

圖4為對應圖2所示的電路設計的資源分配圖。

圖5為本發明死結檢測方法的另一示范性實施例的示意圖。

圖6為對應圖5所示的電路設計的資源分配圖。

圖7為本發明用以執行死結檢測的一電腦系統的一實施例的示意圖。

【主要元件符號說明】

100~110 步驟