[發明專利]一種超低功耗電平位移電路

無效

• 申請號: 201310028242.7
• 申請日: 2013-01-25
• 公開（公告）號: CN103138741A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 方健;賈姚瑤;黃帥;谷洪波;趙前利;潘華;袁同偉;彭宜建
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 李順德;王睿

技術領域

本發明屬于集成電路技術領域，具體涉及一種超低功耗的電平位移電路。

背景技術

隨著信息技術與工藝技術的迅速發展以及人們的需求，芯片的集成度越來越高，一方面供電電壓不同的功能模塊需要集成在一起，另一方面功能模塊之間需要相互傳輸，為了在不同供電電壓功能模塊之間提供接口、傳輸信號，這就需要電平位移電路，可以預見電平位移電路的重要性會與日俱增。

近年來，降低集成電路的功耗越來越成為研究的重點。電平位移電路在芯片的I/O接口處必不可少，然而隨著接口數目的增加，電平位移電路產生的功耗不容忽視。電平位移電路工作在穩定狀態時，靜態功耗很小以至于可以忽略，因此電平位移的功耗主要是工作在開關狀態時穿通電流產生的動態功耗。

對于應用于不同電壓范圍的電平位移電路而言，其主要用來實現將低電壓域的高電平信號和低電平信號轉換成高電壓域對應的高電平信號和低電平信號。圖1示出了一種傳統的電平位移電路，包括P型MOSFET：MP1-MP4，N型MOSFET：MN1、MN2，IN1、IN2是輸入的低電壓域信號，且要求為反相信號，OUT1、OUT2是輸出的高電壓域信號，VDDL、VDDH分別是高電壓域的低電源電壓和高電源電壓。其工作原理是，當IN1為高電平信號，對應IN2為低電平信號時，MN1管導通，MN2管關斷，結點A被迅速拉低至GND，由于MP1管和VDDL的作用，OUT1端被拉低至VDDL+Vth，MP3管開啟，OUT2被拉高至VDDH，此時MP4管關斷，OUT1維持電平VDDL+Vth。根據結構的對稱性，當IN1為低電平信號，對應IN2為高電平信號時對，OUT1端被拉高至VDDH，OUT2端被拉低至VDDL+Vth，MP3管關斷，OUT2端維持電平VDDL+Vth。

圖1所示的傳統電平位移電路具有結構簡單、占用芯片面積小、響應速度快的優點，但是在輸入信號IN1/IN2轉換過程中，例如MN1開啟/MN2關斷的過程，對應的是MP4關斷/MP3開啟的過程，支路一和支路二都會產生從VDDH到GND下較大的穿通電流，電路就產生較大的動態功耗（電平位移電路的主要功耗）。

發明內容

本發明針對傳統電平位移電路在信號轉換過程中會產生較大貫通電流損耗的缺點，提出了一種超低功耗的電平位移電路。

本發明的技術方案是：

一種超低功耗電平位移電路，如圖2所示，包括分別由三級PMOS管和一級NMOS管構成的支路一和支路二；支路一中第一級PMOS管MP5的漏極接第二級PMOS管MP3的源極，第二級PMOS管MP3的漏極接第三級PMOS管MP1的源極，第三級PMOS管MP1的漏極接第一級NMOS管MN1的漏極；支路二中第一級PMOS管MP6的漏極接第二級PMOS管MP4的源極，第二級PMOS管MP4的漏極接第三級PMOS管MP2的源極，第三級PMOS管MP2的漏極接第一級NMOS管MN2的漏極；支路一和支路二的第一級PMOS管MP5和MP6的源極接高電壓域的高電源電壓VDDH，支路一和支路二的第三級PMOS管MP1和MP2的柵極接高電壓域的低電源電壓VDDL，支路一和支路二的第一級NMOS管MN1和MN2的源極接地；支路一的第二級PMOS管MP3的柵極接支路二的第二級PMOS管MP4的漏極，支路二的第二級PMOS管MP4的柵極接支路一的第二級PMOS管MP3的漏極；支路一的第一級PMOS管MP5的柵極通過第二電阻R2接支路二的第二級PMOS管MP4的漏極，支路二的第一級PMOS管MP6的柵極通過第一電阻R1接支路一的第二級PMOS管MP3的漏極；兩路等幅反相的低電壓域輸入信號中，第一低電壓域輸入信號IN1接支路一的第一級NMOS管MN1的柵極，第二低電壓域輸入信號IN2接支路二的第一級NMOS管MN2的柵極；支路一的第二級PMOS管MP3的漏極輸出第一路高電壓域輸出信號OUT1，支路二的第二級PMOS管MP4的漏極輸出第二路高電壓域輸出信號OUT2。

本發明的有益效果是：相比于傳統電平位移電路，本發明電平位移電路在輸入的低電壓域信號IN1/IN2翻轉時，通過第一級PMOS管的開啟/關斷的速度慢于第二級PMOS管開啟/關斷的速度的方式來減少穿通電流，顯著降低了功耗，更適合于低壓低功耗的應用。

附圖說明

圖1為傳統電平位移電路結構圖。

圖2為本發明提出的超低功耗電平位移電路結構圖。

圖3是傳統電平位移電路工作電流仿真圖。

圖4是本發明提出的超低功耗電平位移電路工作電流仿真圖。