[發(fā)明專利]基于FPGA的時鐘數(shù)據(jù)恢復(fù)處理方法

有效

• 申請?zhí)枺?/td>: 201310024656.2
• 申請日: 2013-01-23
• 公開（公告）號: CN103051441A
• 公開（公告）日: 2013-04-17
• 發(fā)明（設(shè)計）人: 任永順;呂燕;楊雋
• 申請（專利權(quán)）人: 和記奧普泰通信技術(shù)有限公司
• 主分類號: H04L7/033
• 分類號: H04L7/033;H03L7/08
• 代理公司: 重慶博凱知識產(chǎn)權(quán)代理有限公司 50212
• 代理人: 張先蕓

技術(shù)領(lǐng)域

本發(fā)明涉及通信數(shù)據(jù)傳輸技術(shù)領(lǐng)域，特別涉及一種基于FPGA的時鐘數(shù)據(jù)恢復(fù)處理方法。

背景技術(shù)

為了利用光傳輸?shù)木薮髱挘F(xiàn)在的通信中經(jīng)常利用時分復(fù)用的技術(shù)把一些低速的信號復(fù)用到一條高速光纖上，由于網(wǎng)絡(luò)同步的復(fù)雜性，不同時間段上的信號很難做到完全的同步，總是有或多或少頻率和相位上的差異，這就給接收端的時鐘數(shù)據(jù)恢復(fù)（Clock?and?Data?Recovery，簡稱為CDR）提出一些特殊要求。特別是在很多通信業(yè)務(wù)中，經(jīng)常需要傳輸一些具有突發(fā)特征的數(shù)據(jù)，稱為突發(fā)數(shù)據(jù)（Burst?Data），這些突發(fā)數(shù)據(jù)具有發(fā)送時間隨機、持續(xù)時間短等特點，因此，接收端對突發(fā)數(shù)據(jù)的時鐘恢復(fù)，不僅要求有高速時鐘數(shù)據(jù)恢復(fù)的能力（一般要求時鐘頻率在1GHz以上），還要求有很快的恢復(fù)時間（一般是幾百個納秒以內(nèi)）。這種對突發(fā)數(shù)據(jù)的時鐘數(shù)據(jù)恢復(fù)通常叫做突發(fā)式時鐘數(shù)據(jù)恢復(fù)（Burst?Clock?and?Data?Recovery，簡稱為BCDR）。

目前，通信系統(tǒng)中大量使用專用BCDR芯片來完成突發(fā)式時鐘數(shù)據(jù)恢復(fù)處理，其成本較高。而FPGA由于其功能的靈活性、相對低廉的成本和較短的設(shè)計周期，已經(jīng)大量的在通信設(shè)備中作為業(yè)務(wù)核心芯片，因此基于FPGA設(shè)計的時鐘數(shù)據(jù)恢復(fù)芯片也得到越來越多的應(yīng)用。現(xiàn)有技術(shù)中，基于FPGA設(shè)計實現(xiàn)CDR的方式主要有兩種。一種方式是FPGA中自身集成有CDR模擬電路，這類CDR模擬電路的工作頻率可以達(dá)到很高，目前已能達(dá)到10GHz以上的頻率；但是，采用CDR模擬電路進(jìn)行時鐘數(shù)據(jù)恢復(fù)需要較長的恢復(fù)相位鎖定時間，這個時間通常需要幾百個微秒，而在恢復(fù)相位鎖定之前其恢復(fù)的數(shù)據(jù)因相位不準(zhǔn)確而可能存在較大的誤差，這就導(dǎo)致了無法采用CDR模擬電路直接有效的完成突發(fā)式時鐘數(shù)據(jù)恢復(fù)處理。另一種方式是數(shù)字化過采樣法，其基本原理是先通過FPGA自身的工作時鐘頻率，對輸入數(shù)據(jù)進(jìn)行X*f頻率的數(shù)字化過采樣得到過采樣數(shù)據(jù)，f為輸入數(shù)據(jù)的時鐘頻率，X為整數(shù)，然后對過采樣數(shù)據(jù)進(jìn)行分析判斷出其中各個跳變數(shù)據(jù)位，根據(jù)各個跳變數(shù)據(jù)位進(jìn)一步判斷出最佳數(shù)據(jù)取數(shù)位置，從而恢復(fù)出數(shù)據(jù)；其時鐘數(shù)據(jù)恢復(fù)過程中需要通過實時檢測每個周期過采樣數(shù)據(jù)中各個數(shù)據(jù)跳變位置，用以分析和實時調(diào)整過采樣時鐘的相位，使得過采樣時鐘盡可能與輸入數(shù)據(jù)時鐘同步，以確保數(shù)據(jù)回復(fù)的準(zhǔn)確性，這樣雖然實現(xiàn)了快速恢復(fù)以及準(zhǔn)確性，但其處理邏輯復(fù)雜且消耗資源嚴(yán)重，對FPGA芯片處理性能的要求較高，而且由于受到FPGA工藝的限制，F(xiàn)PGA芯片的數(shù)字化過采樣頻率一般不會超過400MHz，因此這種基于FPGA的數(shù)字化過采樣法難以滿足突發(fā)式時鐘數(shù)據(jù)恢復(fù)處理對于高速時鐘頻率的要求。由于這些原因，使得現(xiàn)有技術(shù)中基于FPGA設(shè)計的時鐘數(shù)據(jù)恢復(fù)芯片始終難以適用于突發(fā)式時鐘數(shù)據(jù)恢復(fù)處理。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的上述不足，本發(fā)明的目的在于提供一種基于FPGA的時鐘數(shù)據(jù)恢復(fù)處理方法，以解決現(xiàn)有技術(shù)中基于FPGA設(shè)計的時鐘數(shù)據(jù)恢復(fù)芯片難以同時滿足高速時鐘頻率和快速恢復(fù)的要求而難以適用于突發(fā)式時鐘數(shù)據(jù)恢復(fù)處理的問題，讓FPGA芯片也能夠有效實現(xiàn)對突發(fā)數(shù)據(jù)的時鐘恢復(fù)。

為解決上述技術(shù)問題，實現(xiàn)發(fā)明目的，本發(fā)明采用的技術(shù)方案如下：

基于FPGA的時鐘數(shù)據(jù)恢復(fù)處理方法，其特征在于，采用集成有CDR模擬電路的FPGA芯片實現(xiàn)，具體包括如下步驟：

1）利用FPGA芯片中的CDR模擬電路對輸入數(shù)據(jù)進(jìn)行N倍頻的時鐘數(shù)據(jù)恢復(fù)，得到實時的每個周期的倍頻恢復(fù)數(shù)據(jù)；其中，N為正整數(shù)，且3≤N≤10；

2）判斷當(dāng)前周期的倍頻恢復(fù)數(shù)據(jù)中是否存在跳變數(shù)據(jù)位；若存在，則檢測出當(dāng)前周期的倍頻恢復(fù)數(shù)據(jù)中最后一個跳變數(shù)據(jù)位；若不存在，則將當(dāng)前周期倍頻恢復(fù)數(shù)據(jù)中最后一個跳變數(shù)據(jù)位的位置確定為與前一周期倍頻恢復(fù)數(shù)據(jù)中最后一個跳變數(shù)據(jù)位的位置相一致；

3）根據(jù)當(dāng)前周期的倍頻恢復(fù)數(shù)據(jù)中最后一個跳變數(shù)據(jù)位確定當(dāng)前周期倍頻恢復(fù)數(shù)據(jù)中的各個數(shù)據(jù)取數(shù)位置；

4）檢測當(dāng)前周期倍頻恢復(fù)數(shù)據(jù)中第一個數(shù)據(jù)取數(shù)位置與此前一周期倍頻恢復(fù)數(shù)據(jù)中最后一個數(shù)據(jù)取數(shù)位置之間的距離位數(shù)n，并根據(jù)所述距離位數(shù)n的值對當(dāng)前周期倍頻恢復(fù)數(shù)據(jù)中數(shù)據(jù)取數(shù)位置的數(shù)量進(jìn)行調(diào)整處理；

5）將當(dāng)前周期倍頻恢復(fù)數(shù)據(jù)中經(jīng)過調(diào)整處理后的各個數(shù)據(jù)取數(shù)位置的數(shù)據(jù)依次取出，作為當(dāng)前周期的數(shù)據(jù)恢復(fù)結(jié)果加以輸出；

6）循環(huán)執(zhí)行步驟2~5，完成各個周期的時鐘數(shù)據(jù)恢復(fù)處理。