[發明專利]校準時間數字轉換器增益的方法以及裝置

有效

• 申請號: 201310016749.0
• 申請日: 2013-01-17
• 公開（公告）號: CN103219993B
• 公開（公告）日: 2017-03-29
• 發明（設計）人: 王琦學;羅伯·伯根·史塔斯魏奇;卓宜賢
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 北京萬慧達知識產權代理有限公司11111
• 代理人: 于淼,楊穎

【技術領域】

本發明關于時間數字轉換器(time-to-digital?converter，TDC)，其可以是全數字鎖相回路(all-digital?phase-locked?loop，ADPLL)的一部分，尤指一種校準時間數字轉換器增益的方法以及相關裝置。

【背景技術】

在多重射頻(multi-radio)系統單芯片(system?on?chip,SoC)中，全數字鎖相回路(all-digital?phase-locked?loop,ADPLL)是一種非常受歡迎的技術，特別是相較于傳統的模擬鎖相回路電路，全數字鎖相回路的電路占用較小的芯片面積和功率消耗。舉例來說，全數字鎖相回路包含有一數字控制振蕩器(digitally-controlledoscillator,DCO)、一時間數字轉換器(time-to-digital?converter，TDC)以及一數字回路濾波器(digital?loop?filter)。該時間數字轉換器是用來測量時戳(timestamp)的一個重要電路模塊，且該量測結果為一有限長度的數字字符（word）。該時間數字轉換器在該全數字鎖相回路中被當作如同模擬鎖相回路中的一相位/頻率偵測器以及一電荷泵(charge?pump)來使用。數字電路的好處就是可以輕易地對該時間數字轉換器進行程式化和校準，因此該時間數字轉換器相當適合被應用在該全數字鎖相回路中。近來隨著深次微米互補式金氧半導體(deep-submicron?CMOS)技術的發展，可以使用一個簡單的反向器鏈(inverter?chain)來實現該時間數字轉換器，其中每一反向器提供一穩定的延遲時間。當該時間數字轉換器成為該全數字鎖相回路的一主要元件時，該時間數字轉換器的增益和線性度都會顯著地影響該全數字鎖相回路的品質。因此有需要提出一個創新的設計來精確地校準該時間數字轉換器的增益和非線性度，且該設計不會增加過多額外的偵測和補償電路。

【發明內容】

有鑒于此，有必要提出校準時間數字轉換器增益的方法以及裝置。

根據本發明的第一實施例，提出一種校準一時間數字轉換器的增益的示范性方法，包含有：擷取一時間數字轉換器輸出取樣；計算因應該時間數字轉換器輸出取樣的一梯度(gradient)；以及基于該計算的梯度來調整一時間數字轉換器的正規化增益(normalizing?gain)。

根據本發明的第二實施例，提出一種校準一時間數字轉換器的增益的示范性方法，包含有：擷取一相位誤差，其來自于一時間數字轉換器輸出取樣、一參考相位以及一可變相位；計算因應該相位誤差的一梯度；以及基于該計算的梯度來調整一時間數字轉換器的正規化增益。

根據本發明的第三實施例，提出一種校準一時間數字轉換器的增益的示范性裝置。該示范性裝置包含有一擷取電路以及一增益調整電路。該擷取電路用來擷取一時間數字轉換器輸出取樣。該增益調整電路用來計算因應該時間數字轉換器輸出取樣的一梯度，并且基于該梯度來調整一時間數字轉換器的正規化增益。

根據本發明的第四實施例，提出一種校準一時間數字轉換器的增益的示范性裝置。該示范性裝置包含有一擷取電路以及一增益調整電路。該擷取電路用來擷取一相位誤差，其來自于一時間數字轉換器輸出取樣、一參考相位以及一可變相位。該增益調整電路用來計算因應該相位誤差的一梯度，并且基于該計算的梯度來調整一時間數字轉換器的正規化增益。

上述校準時間數字轉換器的增益的方法及裝置提出使用熟知的全數字鎖相回路電路來處理時間數字轉換器的增益的校準，換句話說，熟知的全數字鎖相回路電路的一部分可被重復利用來校準時間數字轉換器的增益，如此一來，可節省芯片面積和功率消耗。

【附圖說明】

圖1為依據本發明第一示范性實施例的全數字鎖相回路的架構圖。

圖2為時間數字轉換器正規化增益誤差的影響的示意圖。

圖3為依據本發明第二示范性實施例的一種全數字鎖相回路的架構圖。

圖4為依據本發明第三示范性實施例的一種全數字鎖相回路的架構圖。

圖5為依據本發明第四示范性實施例的一種全數字鎖相回路的架構圖。

圖6為頻率參考時鐘的時鐘周期與時間數字轉換器輸出碼的數字值之間關系的示意圖。

圖7為本發明依據第五示范性實施例的一種全數字鎖相回路的架構圖。

圖8為本發明依據第六示范性實施例的一種全數字鎖相回路的架構圖。