[發(fā)明專利]電阻式存儲(chǔ)器裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201310013602.6
• 申請(qǐng)日: 2013-01-15
• 公開（公告）號(hào): CN103093810A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設(shè)計(jì)）人: 林志和;李思翰;林文斌;許世玄
• 申請(qǐng)（專利權(quán)）人: 財(cái)團(tuán)法人工業(yè)技術(shù)研究院
• 主分類號(hào): G11C16/02
• 分類號(hào): G11C16/02;G11C16/06
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 陳小雯

技術(shù)領(lǐng)域

本發(fā)明涉及一種電阻式存儲(chǔ)器裝置，特別涉及一種具備寫回機(jī)制的電阻式存儲(chǔ)器裝置。

背景技術(shù)

隨著便攜式電子裝置產(chǎn)品的普及化，非易失性存儲(chǔ)器的需求有日漸增加的趨勢(shì)，其中電阻式存儲(chǔ)器(Resistive?random-access?memory，縮寫為RRAM或ReRAM)為目前具有潛力的下世代非易失性存儲(chǔ)器技術(shù)之一。電阻式存儲(chǔ)器擁有低功率消耗、面積小及操作速度快等優(yōu)點(diǎn)，因此可以取代快閃存儲(chǔ)器等現(xiàn)存技術(shù)。

電阻式存儲(chǔ)器的存儲(chǔ)器單元可包含一晶體管一電阻元件(即，1T1R架構(gòu))。由于晶體管的電阻值與晶體管的尺寸成反比，在不影響RRAM存儲(chǔ)器單元跨壓的情況下，只能讓晶體管維持適當(dāng)?shù)拇笮?。然而，這樣的限制會(huì)造成元件整體的面積無(wú)法微縮。因此，0T1R或是0T2R的架構(gòu)開始被開發(fā)出來(lái)。

由于不使用晶體管，使得0T1R或是0T2R的存儲(chǔ)器單元的整體元件尺寸可大幅縮小。然而，因?yàn)槿鄙倬w管的隔絕，造成未被選擇到的元件會(huì)有漏電流流入的情況。

有鑒于此，本發(fā)明提出了一種具備寫回機(jī)制的電阻式存儲(chǔ)器裝置，用以在讀到低阻態(tài)之后，將存儲(chǔ)器單元寫回先高阻態(tài)的狀態(tài)，使整體漏電情況不會(huì)影響到整體的電路操作。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一實(shí)施例，一種電阻式存儲(chǔ)器裝置，包括一存儲(chǔ)器陣列、一讀取電路、一寫回邏輯電路以及一寫回電路。存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括至少一非易失性元件。讀取電路耦接至一選擇位線與一選擇字線的其中一個(gè)，其中選擇位線與選擇字線電性連接至存儲(chǔ)器單元中一被選擇的存儲(chǔ)器單元，并且讀取電路讀取被選擇的存儲(chǔ)器單元內(nèi)所存儲(chǔ)的數(shù)據(jù)，并根據(jù)該數(shù)據(jù)產(chǎn)生第一控制信號(hào)。寫回邏輯電路耦接至讀取電路，并且根據(jù)第一控制信號(hào)與第二控制信號(hào)產(chǎn)生寫回控制信號(hào)。寫回電路，耦接至寫回邏輯電路，用以根據(jù)寫回控制信號(hào)以及寫回電壓對(duì)被選擇的存儲(chǔ)器單元執(zhí)行寫回操作，使得被選擇的存儲(chǔ)器單元的一電阻狀態(tài)由一低電阻狀態(tài)轉(zhuǎn)換為一高電阻狀態(tài)，并且根據(jù)被選擇的存儲(chǔ)器單元的該電阻狀態(tài)產(chǎn)生第二控制信號(hào)。

根據(jù)本發(fā)明的另一實(shí)施例，一種電阻式存儲(chǔ)器裝置，可支持一頁(yè)讀取模式，包括一存儲(chǔ)器陣列、多個(gè)讀取電路、一整合邏輯電路、一寫回邏輯電路以及一寫回電路。存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)器單元，其中各存儲(chǔ)器單元包括至少一非易失性元件。各讀取電路分別耦接至一欄存儲(chǔ)器單元，用以于一讀取操作中分別讀取一列被選擇的存儲(chǔ)器單元中對(duì)應(yīng)的一存儲(chǔ)器單元內(nèi)所存儲(chǔ)的數(shù)據(jù)，并且根據(jù)該數(shù)據(jù)產(chǎn)生對(duì)應(yīng)的一位數(shù)據(jù)信號(hào)。整合邏輯電路耦接至讀取電路，用以根據(jù)該等位數(shù)據(jù)信號(hào)產(chǎn)生一第一控制信號(hào)。寫回邏輯電路，耦接至整合邏輯電路，并且根據(jù)第一控制信號(hào)與一第二控制信號(hào)產(chǎn)生一寫回控制信號(hào)。寫回電路耦接至寫回邏輯電路，用以根據(jù)寫回控制信號(hào)以及一寫回電壓對(duì)該列被選擇的存儲(chǔ)器單元執(zhí)行寫回操作。當(dāng)位數(shù)據(jù)信號(hào)的任何一個(gè)反映出其所對(duì)應(yīng)的存儲(chǔ)器單元內(nèi)所存儲(chǔ)的數(shù)據(jù)具有第一邏輯電平時(shí)，寫回電路通過(guò)寫回電壓將該列被選擇的存儲(chǔ)器單元中具有第一邏輯電平的一或多個(gè)存儲(chǔ)器單元的數(shù)據(jù)的一電阻狀態(tài)由一低電阻狀態(tài)轉(zhuǎn)換為一高電阻狀態(tài)。

附圖說(shuō)明

圖1顯示根據(jù)本發(fā)明的第一實(shí)施例所述的電阻式存儲(chǔ)器裝置方塊圖。

圖2a顯示存儲(chǔ)器單元被重置(Reset)時(shí)的電阻狀態(tài)。

圖2b顯示存儲(chǔ)器單元設(shè)置(Set)時(shí)的電阻狀態(tài)。

圖3顯示被設(shè)置為邏輯低狀態(tài)的存儲(chǔ)器單元的電阻狀態(tài)在破壞性讀取后電阻狀態(tài)被轉(zhuǎn)態(tài)的示意圖。

圖4顯示根據(jù)本發(fā)明的一實(shí)施例所述的電阻式存儲(chǔ)器裝置的部分電路圖。

圖5顯示根據(jù)本發(fā)明的一實(shí)施例所述的寫回電路的詳細(xì)電路圖。

圖6顯示根據(jù)本發(fā)明的一實(shí)施例所述的讀取電路的詳細(xì)電路圖。

圖7顯示根據(jù)本發(fā)明的一實(shí)施例所述的寫回機(jī)制流程圖。

圖8顯示根據(jù)本發(fā)明的一實(shí)施例所述的電阻式存儲(chǔ)器裝置的相關(guān)信號(hào)波形圖。

圖9顯示根據(jù)本發(fā)明的第二實(shí)施例所述的電阻式存儲(chǔ)器裝置方塊圖。

【主要元件符號(hào)說(shuō)明】

100、900～電阻式存儲(chǔ)器裝置；

110、910～存儲(chǔ)器陣列；

120、600、920-1、920-2、920-N～讀取電路；

130、400、930～寫回邏輯電路；

140、500、940～寫回電路；

150、950～位線解碼器；

160、960～字線解碼器；

170、970～位線路徑選擇電路；

180、980～字線路徑選擇電路；