[發明專利]一種將FPGA硬件描述語言VHDL轉化為普通Petri網的方法

有效

• 申請號: 201310010846.9
• 申請日: 2013-01-11
• 公開（公告）號: CN103093046A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 葉丹丹;羅繼亮
• 申請（專利權）人: 華僑大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 泉州市文華專利代理有限公司 35205
• 代理人: 車世偉

技術領域

本發明涉及一種將FPGA硬件描述語言VHDL轉為普通Petri網的方法。

背景技術

FPGA(Field－Programmable?Gate?Array)是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。目前以硬件描述語言（VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速地燒錄至FPGA上進行測試。FPGA（現場可編程邏輯器件）產品的主要應用領域有通信、消費電子、汽車電子、工業控制、測試測量等。隨著技術要求的日漸提高，控制系統規模和結構復雜性增長日漸迅速。比如鐵路交通控制系統，系統的狀態個數隨傳感器和執行機構的數目呈現指數級的增長，若某一系統有n個傳感器和執行機構，則這個系統狀態有2ⁿ個，狀態數非常龐大，所以FGPA面臨著高計算復雜性的問題。

而高計算復雜性帶來很多實際問題，比如：VHDL程序設計和程序調試工作量繁瑣和巨大，芯片開發周期和成本不可調控；VHDL程序仿真無法驗證每個狀態（2ⁿ），無法保證程序的正確性和可靠性，而程序出錯可能造成嚴重事故。為了避免上述一些問題的出現，我們需要開發FPGA硬件描述語言VHDL的軟件驗證方法，利用計算機來完成程序仿真和驗證工作，降低程序開發成本，保證程序的正確性和可靠性。因此，需要將VHDL程序模擬為計算機數學模型，即將VHDL程序轉換為一種計算機數學模型—-Petri網，以Petri網為工具對VHDL程序進行仿真和驗證。Petri網是1960年代德國科學家卡爾·A·佩特里發明的，適合于模擬異步的、并發的動態系統，既有嚴格的數學表述方式，又有直觀的圖表達方式。

發明內容

本發明提供了一種將FPGA硬件描述語言VHDL轉化為普通Petri網模型的方法。

一種將FPGA硬件描述語言VHDL轉為普通Petri網的方法，包括如下步驟：

步驟1：針對編譯成功的VHDL程序，在實體中找到該程序的輸入X,輸出Y，其中X_m,X_n∈X,Y,Y_k∈Y，得到關于輸入輸出的邏輯表達式,稱為V2P公式：其中I,J,M,N∈{N⁺}，Y_k,X_m,X_N代表布爾量或布爾量取反，且

步驟2：令V2P公式中的Y_k=L_k,X_m,n=W_m,n或L_m，n，其中L_k,W_m，n，L_m，n為布爾量或布爾量的逆，得到一個關于L和W的邏輯關系式（1），為V2P公式的變形：

步驟3：將關于L和W的邏輯關系式（1）轉化為普通Petri網模型，具體步驟如下：

步驟3.1：用集合表示所有的傳感器W_P和執行機構L_Q，傳感器{W_p|W_p∈W_P,p,P∈N⁺}和執行機構{L_q|L_q∈L_Q,q,Q∈N⁺}；

步驟3.2：對于傳感器，用一對庫所來表示它的兩種狀態，假設初始狀態為

步驟3.3：首先令p=P；

步驟3.4：在之間加上兩個變遷，首先構造四條有向弧arc1、arc2、arc3、arc4分別由指向t₁，t₁指向指向t₂，t₂指向

步驟3.5：p=p-1；

步驟3.6：當p≠0時，轉步驟3.4，當p=0時，所有傳感器的模型都建立起來了；

步驟3.7：對于執行機構，用一對庫所表示該執行機構的兩種狀態假設初始狀態為

步驟3.8：首先令q=Q；

步驟3.9：在之間加入兩個變遷，構造四條有向弧arc1、arc2、arc3、arc4分別由指向t₁，t₁指向指向t₂，t₂指向