[發明專利]防誤觸發型電源鉗位ESD保護電路

有效

• 申請號: 201310007998.3
• 申請日: 2013-01-09
• 公開（公告）號: CN103078305A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 王源;陸光易;曹健;劉琦;賈嵩;張興
• 申請（專利權）人: 北京大學
• 主分類號: H02H9/00
• 分類號: H02H9/00
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

技術領域

本發明涉及集成電路芯片靜電放電（Electronic?Static?Discharge，ESD）保護技術領域，尤其涉及一種防誤觸發型電源鉗位ESD保護電路。

背景技術

集成電路芯片的靜電防護設計是保證芯片可靠工作的必備條件之一。靜電沖擊在生活中無處不在，隨著集成電路工藝技術代的不斷進步，構成電路的器件尺寸越來越小，靜電沖擊本身具有時間短和瞬時電流非常大的特點，在器件尺寸做小的情況下，靜電沖擊會在器件內部形成巨大的等效電場，把器件直接擊穿，使得器件遭受不可逆的物理傷害而癱瘓。

ESD保護策略的宗旨就是在靜電沖擊來臨的時候，為沖擊帶來的大量電荷提供一個低阻的泄放通路，靜電電荷從低阻泄放通路泄放可以避免對內部邏輯電路造成傷害。隨著工藝的進步，靜電沖擊對芯片邏輯電路的威脅越來越大，有效的防靜電沖擊設計方案的意義也就越來越突出。

芯片的ESD沖擊防護設計需要考慮的因素眾多，可以從器件級別來優化泄放器件的泄放性能，可以從電路級別來設計一個有效的泄放器件觸發機制，讓泄放器件在沖擊來臨時有效開啟，在正常上電時嚴格關閉，當然，隨著功率集成電路的興起與發展，功率器件的靜電防護工作也得到了研究人員的足夠重視。

圖1所示的電路是一種已有的ESD保護電路的示意圖，該電路的泄放晶體管的開啟通路和關斷通路是分開的。如此一來，當沖擊來臨時，泄放晶體管的開啟時間主要由關斷通路的等效RC延遲來決定，使ESD沖擊探測電阻和電容有了做小的裕度，無源電阻和電容做小一方面利于版圖面積的節省，同時也是提升電路本身防止快速上電時的誤觸發的有效途徑。然而，圖1所示電路關斷通路的電阻是用有源器件PMOS晶體管實現的，在集成電路工藝中，有源器件實現的電阻通常很難達到很大的阻值。為了讓圖1所示電路的探測電容電阻時間常數（即C1電容值和R1電阻值的乘積）真正的做小，那么需要泄放晶體管關斷通路在ESD沖擊下的時間延遲足夠大，這樣無源電容C2和C3相應的就會很大，使得圖1所示結構的芯片版圖面積大大增加。

發明內容

（一）要解決的技術問題

本發明要解決的技術問題是：提供一種在較小的探測電容電阻時間常數的基礎上，實現ESD沖擊下泄放晶體管較長的開啟時間，保證保護電路在較小的版圖面積下，有很強的靜電電荷泄放能力、上電時很小的漏電以及對于快速上電有較強的誤觸發免疫能力的ESD保護電路。

（二）技術方案

為解決上述問題，本發明提供了一種防誤觸發型電源鉗位ESD保護電路，該電路包括ESD沖擊探測部件、泄放晶體管、泄放晶體管開啟通路以及泄放晶體管關斷通路。

所述ESD沖擊探測部件包括NMOS晶體管Mcn1、Mcn2，電容C1，電阻R1；所述泄放晶體管為NMOS晶體管Mbig；所述泄放晶體管開啟通路包括PMOS晶體管Mp2-1、Mp2-2、Mp3以及NMOS晶體管Mn2；所述泄放晶體管關斷通路包括PMOS晶體管Mp4、Mp5、Mp6，NMOS晶體管Man1、Man2、Mbn1、Mbn2、Mn3、Mn4-1、Mn4-2，電容C2和C3。

優選地，在所述ESD沖擊探測部件中，所述NMOS晶體管Mcn1的柵極與所述電容C1的下極板相連，所述電容C1的上極板與防誤觸發型電源鉗位ESD保護電路的電源VDD相連，所述NMOS晶體管Mcn1的源極與所述電阻R1的A端相連，所述電阻R1的B端接地，所述NMOS晶體管Mcn1的漏極與所述電容C1的下極板相連，所述NMOS晶體管Mcn2的柵極與所述電容C1的下極板相連，所述NMOS晶體管Mcn2的源極與所述電阻R1的A端相連，所述NMOS晶體管Mcn2的漏極與所述防誤觸發型電源鉗位ESD保護電路的電源VDD相連；

所述NMOS晶體管Mbig的源極接地，所述NMOS晶體管Mbig的漏極與所述防誤觸發型電源鉗位ESD保護電路的電源VDD相連；